JPS63141329A - Ｉｃパツケ−ジ - Google Patents
Ｉｃパツケ−ジInfo
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- JPS63141329A JPS63141329A JP61288220A JP28822086A JPS63141329A JP S63141329 A JPS63141329 A JP S63141329A JP 61288220 A JP61288220 A JP 61288220A JP 28822086 A JP28822086 A JP 28822086A JP S63141329 A JPS63141329 A JP S63141329A
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- chip
- wire bond
- lead
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- package
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- 230000001070 adhesive effect Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract description 11
- 239000007767 bonding agent Substances 0.000 abstract 2
- 230000010355 oscillation Effects 0.000 abstract 2
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- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
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- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばリードフレーム等の基台上のチップを
樹脂封止してなるＩＣパッケージに関する。
樹脂封止してなるＩＣパッケージに関する。
従来、この種のＩＣパッケージは第３図（ａｌおよび（
ｂ）に示すように構成されている。これを同図に基づい
て概略説明すると、同図において、符号ｌで示すものは
フレームダイボンドパッド２およびフレームワイヤボン
ドパッド３を有するリードフレーム、４はこのリードフ
レーム１のフレームダイボンドパッド２上に接着剤５に
よって固着されかつパンケージ（図示せず）によって樹
脂封止されチップ基板６およびチップパターン７を有す
るＩＣチップ、８はこのＩＣチップ４のチップワイヤボ
ンドパッド９と前記リードフレーム１のフレームワイヤ
ボンドパッド３とを接続するワイヤである。
ｂ）に示すように構成されている。これを同図に基づい
て概略説明すると、同図において、符号ｌで示すものは
フレームダイボンドパッド２およびフレームワイヤボン
ドパッド３を有するリードフレーム、４はこのリードフ
レーム１のフレームダイボンドパッド２上に接着剤５に
よって固着されかつパンケージ（図示せず）によって樹
脂封止されチップ基板６およびチップパターン７を有す
るＩＣチップ、８はこのＩＣチップ４のチップワイヤボ
ンドパッド９と前記リードフレーム１のフレームワイヤ
ボンドパッド３とを接続するワイヤである。
このように構成されたＩＣパッケージを組み立てるには
、接着剤５によってフレームワイヤボンドパッド２上に
ＩＣチップ４を固着し、このＩＣチップ４のチップワイ
ヤボンドパッド９とリードフレーム１のフレームワイヤ
ボンドパッド３とをワイヤ８によって接続した後、パッ
ケージ（図示せず）によってＩＣチップ４を樹脂封止す
ることにより行われる。
、接着剤５によってフレームワイヤボンドパッド２上に
ＩＣチップ４を固着し、このＩＣチップ４のチップワイ
ヤボンドパッド９とリードフレーム１のフレームワイヤ
ボンドパッド３とをワイヤ８によって接続した後、パッ
ケージ（図示せず）によってＩＣチップ４を樹脂封止す
ることにより行われる。
、〔発明が解決しようとする問題点〕
ところで、この種のＩＣパッケージにおいては、リード
クレーム１の外部接続用リードｌａがＩＣチップ４の周
囲に位置付けられているため、それだけｒｃの実装面積
が大きくなり、パッケージ全体が大型化するという問題
があった。また、リードフレーム１の外部接続用リード
１ａとＩＣチップ４のチップパターン７とはワイヤ８に
よって接続されているため、ワイヤボンディング工程後
に行うＩＣ組立工程での外部接続用リード１ａおよびＩ
Ｃチップ４が相対振動することによりワイヤ８が破損す
る虞があった。
クレーム１の外部接続用リードｌａがＩＣチップ４の周
囲に位置付けられているため、それだけｒｃの実装面積
が大きくなり、パッケージ全体が大型化するという問題
があった。また、リードフレーム１の外部接続用リード
１ａとＩＣチップ４のチップパターン７とはワイヤ８に
よって接続されているため、ワイヤボンディング工程後
に行うＩＣ組立工程での外部接続用リード１ａおよびＩ
Ｃチップ４が相対振動することによりワイヤ８が破損す
る虞があった。
本発明はこのような事情に鑑みなされたもので、パッケ
ージ全体の小型化を図ることができると共に、ワイヤボ
ンディング工程後のＩＣ組立工程におけるワイヤの破福
を防止することができるＩＣパッケージを提供するもの
である。
ージ全体の小型化を図ることができると共に、ワイヤボ
ンディング工程後のＩＣ組立工程におけるワイヤの破福
を防止することができるＩＣパッケージを提供するもの
である。
本発明に係るＩＣパッケージは、パターン面上にチップ
ワイヤボンドバッドを有するＩＣチップに接着剤によっ
て外部接続用リードを固定し、この外部接続用リードの
リードワイヤボンドパッドをＩＣチップのパターン面上
に位置付けたものである。
ワイヤボンドバッドを有するＩＣチップに接着剤によっ
て外部接続用リードを固定し、この外部接続用リードの
リードワイヤボンドパッドをＩＣチップのパターン面上
に位置付けたものである。
本発明においては、ＩＣの実装面積を小さくすることが
できると共に、ＩＣチップおよび外部接続用リードの相
対振動を抑止することができる。
できると共に、ＩＣチップおよび外部接続用リードの相
対振動を抑止することができる。
第１図（ａｌおよび（ｂｌは本発明に係るＩＣパッケー
ジを示す平面図と断面図である。同図において、符号１
１で示すものはパッケージ（図示せず）によって封止さ
れる矩形状のＩＣチップで、チップ基板１２およびチッ
プパターン１３からなり、このうちチップパターン１３
表面上の両側にチップワイヤボンドバッド１４が形成さ
れている。１５はリードフレーム１６の外部接続用リー
ドで、接着剤１７によって前記ＩＣチップ１１に固定さ
れており、そのリードワイヤボンドパッド１８は前記両
チップワイヤボンドバッド１４間に介在するように前記
チップパターン１３の表面上に位置付けられている。ま
た、１９はこの外部接続用リード１５のリードワイヤボ
ンドパッド１８と前記ＩＣチップ１１のチップワイヤボ
ンドバッド１４とを接続するワイヤである。
ジを示す平面図と断面図である。同図において、符号１
１で示すものはパッケージ（図示せず）によって封止さ
れる矩形状のＩＣチップで、チップ基板１２およびチッ
プパターン１３からなり、このうちチップパターン１３
表面上の両側にチップワイヤボンドバッド１４が形成さ
れている。１５はリードフレーム１６の外部接続用リー
ドで、接着剤１７によって前記ＩＣチップ１１に固定さ
れており、そのリードワイヤボンドパッド１８は前記両
チップワイヤボンドバッド１４間に介在するように前記
チップパターン１３の表面上に位置付けられている。ま
た、１９はこの外部接続用リード１５のリードワイヤボ
ンドパッド１８と前記ＩＣチップ１１のチップワイヤボ
ンドバッド１４とを接続するワイヤである。
このように構成されたＩＣパッケージにおいては、ＩＣ
チップ１１に外部接続用リード１５を固定し、リードワ
イヤボンドバンド１８をチップパターン１３上に位置付
けたから、ＴＣの実装面積を小さくすることができると
共に、ワイヤボンディング工程後に行うＩＣ組立工程で
のＩＣチップ１１および外部接続用リード１５の相対振
動を抑止することができる。
チップ１１に外部接続用リード１５を固定し、リードワ
イヤボンドバンド１８をチップパターン１３上に位置付
けたから、ＴＣの実装面積を小さくすることができると
共に、ワイヤボンディング工程後に行うＩＣ組立工程で
のＩＣチップ１１および外部接続用リード１５の相対振
動を抑止することができる。
次に、このように構成されたＩＣパッケージの組立方法
について説明する。
について説明する。
先ず、接着剤１７によってチップパターン１３の表面上
に固着する。次に、このチップパターン１３上のチップ
ワイヤボンドバッド１４と外部接続用リード１５のリー
ドワイヤボンドパッド１８とをワイヤ１９によって接続
する。そして、パッケージ（図示せず）によってＩＣチ
ップ１１を樹脂封止する。
に固着する。次に、このチップパターン１３上のチップ
ワイヤボンドバッド１４と外部接続用リード１５のリー
ドワイヤボンドパッド１８とをワイヤ１９によって接続
する。そして、パッケージ（図示せず）によってＩＣチ
ップ１１を樹脂封止する。
このようにしてＩＣパッケージを組み立てることができ
る。
る。
なお、本実施例においては、ＩＣチップ１１とリードフ
レーム１６とを接続する場合に適用する例を示したが、
本発明はこれに限定されるものではなく、第２図（ａ）
およびｆｂｌに示すようにＩＣチップ１１とプリント配
線板２０とを接続する場合にも適用することができる。
レーム１６とを接続する場合に適用する例を示したが、
本発明はこれに限定されるものではなく、第２図（ａ）
およびｆｂｌに示すようにＩＣチップ１１とプリント配
線板２０とを接続する場合にも適用することができる。
ここで、２１はリードワイヤボンドバンド、２２はリー
ドである。
ドである。
また、本発明におけるＩＣチップ１１の個数は前述した
実施例に限定されず、複数のＩＣチップと外部接続用リ
ードとを接続してもよく、その個数は適宜変更すること
が自由である。
実施例に限定されず、複数のＩＣチップと外部接続用リ
ードとを接続してもよく、その個数は適宜変更すること
が自由である。
以上説明したように本発明によれば、そのパターン面上
にチップワイヤボンドバッドを有するＩＣチップに接着
剤によって外部接続用リードを固定し、この外部接続用
リードのリードワイヤボンドパッドをＩＣチップのパタ
ーン面上に位置付けたので、それだけＩＣの実装面積を
小さくすることができ、パッケージ全体の小型化を図る
ことができる。また、ＩＣチ、プおよび外部接続用り−
ドの相対振動を抑止することができるから、ワイヤボン
ディング工程後のＩＣ組立工程におけるワイヤの破損を
防止することができる。
にチップワイヤボンドバッドを有するＩＣチップに接着
剤によって外部接続用リードを固定し、この外部接続用
リードのリードワイヤボンドパッドをＩＣチップのパタ
ーン面上に位置付けたので、それだけＩＣの実装面積を
小さくすることができ、パッケージ全体の小型化を図る
ことができる。また、ＩＣチ、プおよび外部接続用り−
ドの相対振動を抑止することができるから、ワイヤボン
ディング工程後のＩＣ組立工程におけるワイヤの破損を
防止することができる。
第１図（ａ）および（ｂ）は本発明に係るＩＣパッケー
ジを示す平面図と断面図、第２図（ａ）および（ｂ）は
他の実施例を示す平面図と断面図、第３図（８１および
（ｂｌは従来のＩＣパッケージを示す平面図と断面図で
ある。 １１・・・・ＩＣチップ、１３・・・・チップパターン
、１４・・・・チップワイヤボンドパッド、１５・・・
・外部接続用リード、１８・・・・リードワイヤボンド
パッド。 代 理 人 大 岩 増 雄 第１図 １１：ＩＣケッフ０ １３：チッフ″バクーン
ジを示す平面図と断面図、第２図（ａ）および（ｂ）は
他の実施例を示す平面図と断面図、第３図（８１および
（ｂｌは従来のＩＣパッケージを示す平面図と断面図で
ある。 １１・・・・ＩＣチップ、１３・・・・チップパターン
、１４・・・・チップワイヤボンドパッド、１５・・・
・外部接続用リード、１８・・・・リードワイヤボンド
パッド。 代 理 人 大 岩 増 雄 第１図 １１：ＩＣケッフ０ １３：チッフ″バクーン
Claims (1)
- そのパターン面上にチップワイヤボンドパッドを有する
ＩＣチップに接着剤によって外部接続用リードを固定し
、この外部接続用リードのリードワイヤボンドパッドを
前記パターン面上に位置付けたことを特徴とするＩＣパ
ッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288220A JPS63141329A (ja) | 1986-12-03 | 1986-12-03 | Ｉｃパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288220A JPS63141329A (ja) | 1986-12-03 | 1986-12-03 | Ｉｃパツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63141329A true JPS63141329A (ja) | 1988-06-13 |
| JPH0543294B2 JPH0543294B2 (ja) | 1993-07-01 |
Family
ID=17727374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61288220A Granted JPS63141329A (ja) | 1986-12-03 | 1986-12-03 | Ｉｃパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63141329A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0327562A (ja) * | 1989-06-23 | 1991-02-05 | Nec Corp | 半導体装置 |
| US5420756A (en) * | 1992-06-19 | 1995-05-30 | Kabushiki Kaisha Toshiba | Memory card including stacked semiconductor memory elements located on a printed circuit board having a straight wiring pattern |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5992556A (ja) * | 1982-11-19 | 1984-05-28 | Hitachi Ltd | 半導体装置 |
| JPS61236130A (ja) * | 1985-04-12 | 1986-10-21 | Hitachi Ltd | 半導体装置 |
-
1986
- 1986-12-03 JP JP61288220A patent/JPS63141329A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5992556A (ja) * | 1982-11-19 | 1984-05-28 | Hitachi Ltd | 半導体装置 |
| JPS61236130A (ja) * | 1985-04-12 | 1986-10-21 | Hitachi Ltd | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0327562A (ja) * | 1989-06-23 | 1991-02-05 | Nec Corp | 半導体装置 |
| US5420756A (en) * | 1992-06-19 | 1995-05-30 | Kabushiki Kaisha Toshiba | Memory card including stacked semiconductor memory elements located on a printed circuit board having a straight wiring pattern |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0543294B2 (ja) | 1993-07-01 |
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