JPS63199450A - Sipの製造方法 - Google Patents
Sipの製造方法Info
- Publication number
- JPS63199450A JPS63199450A JP3282687A JP3282687A JPS63199450A JP S63199450 A JPS63199450 A JP S63199450A JP 3282687 A JP3282687 A JP 3282687A JP 3282687 A JP3282687 A JP 3282687A JP S63199450 A JPS63199450 A JP S63199450A
- Authority
- JP
- Japan
- Prior art keywords
- island
- lead
- connecting piece
- sip
- tie bar
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 230000008878 coupling Effects 0.000 abstract 2
- 238000010168 coupling process Methods 0.000 abstract 2
- 238000005859 coupling reaction Methods 0.000 abstract 2
- 230000000694 effects Effects 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 238000000465 moulding Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明はSIPのリードフレーム構造に関し、特にSI
Pのリードフレームのアイランド保持構造に関する。本
発明は例えばレジンモールドSIPを使用する半導体集
積回路素子に使用される。
Pのリードフレームのアイランド保持構造に関する。本
発明は例えばレジンモールドSIPを使用する半導体集
積回路素子に使用される。
[従来の技術]
関連する従来技術が以下に説明される。
5IP(シングル・インライン・パッケージ)は周知で
ある。
ある。
例えば第2図は従来のSIPの1例であり、チップを搭
載する大体方形のアイランド1の第1辺1a、第2辺l
b、第3辺1Gの周縁に近接して複数のリード2の第1
端2Xが配設されている。
載する大体方形のアイランド1の第1辺1a、第2辺l
b、第3辺1Gの周縁に近接して複数のリード2の第1
端2Xが配設されている。
そして上記各リード2とアイランド1は連結片3によっ
て囲まれている。それぞれリード2とアイランド1を含
む各単位フレームは上記の連結片3によって連結されて
、リードフレーム全体を構成している。そして各リード
2はタイバー4によって隣接するリードまたは連結片3
に接続されて支持される。
て囲まれている。それぞれリード2とアイランド1を含
む各単位フレームは上記の連結片3によって連結されて
、リードフレーム全体を構成している。そして各リード
2はタイバー4によって隣接するリードまたは連結片3
に接続されて支持される。
イして、上記のアイランド1は中央のリード2aの第1
端にタイバー5a、5bによって接続されて支持される
。そして各リードの第2端2Yはアイランドの第2辺1
bに平行な連結片3の第2片3bに接続されて支持され
る。本発明のSIPのリードフレーム構造に関連を持つ
周知のDIPくデュアル・インライン・パッケージ)が
以下に説明される。
端にタイバー5a、5bによって接続されて支持される
。そして各リードの第2端2Yはアイランドの第2辺1
bに平行な連結片3の第2片3bに接続されて支持され
る。本発明のSIPのリードフレーム構造に関連を持つ
周知のDIPくデュアル・インライン・パッケージ)が
以下に説明される。
DIRリードフレームにおいて、方形のアイランドの全
速に近接して各リードの第1端が配列される。そして各
リードの第2端はアイランドの互いに対向する第2辺と
第4辺に平行な連結片の第2片と第4片のどちらかに接
続されて支持される。
速に近接して各リードの第1端が配列される。そして各
リードの第2端はアイランドの互いに対向する第2辺と
第4辺に平行な連結片の第2片と第4片のどちらかに接
続されて支持される。
当然、上記第2片と第4片は連結片3の1部であり、一
体化して形成されている。そして上記連結片の第2片と
第4片はアイランドとリードをはさ/υで対向して配置
される。
体化して形成されている。そして上記連結片の第2片と
第4片はアイランドとリードをはさ/υで対向して配置
される。
そしてアイランドは第1のアイランド・タイバーによっ
て連結片の第1片に接続されて支持され、同様に第2の
アイランド・タイバーによって連結片3の第3片に接続
されて支持される。
て連結片の第1片に接続されて支持され、同様に第2の
アイランド・タイバーによって連結片3の第3片に接続
されて支持される。
そして、上記第1アイランド・タイバーはアイランドの
第1辺の中央部に接続され、上記第2アイランド・タイ
バーはアイランドの第3辺の中央部に接続される。その
結果、上記2個のアイランド・タイバーはアイランドを
挟んで対向して配設されている。
第1辺の中央部に接続され、上記第2アイランド・タイ
バーはアイランドの第3辺の中央部に接続される。その
結果、上記2個のアイランド・タイバーはアイランドを
挟んで対向して配設されている。
すなわち、DTPのリードフレームにおいてアイランド
を支持する第1と第2のアイランド・タイバーはアイラ
ンドを挟んで対向してアイランドに接続され、そしてア
イランドの残りの周縁部に近接して、各リードの第1端
が配列される。
を支持する第1と第2のアイランド・タイバーはアイラ
ンドを挟んで対向してアイランドに接続され、そしてア
イランドの残りの周縁部に近接して、各リードの第1端
が配列される。
[発明が解決しようとする問題点1
上記の先行技術にも関らず、改善が期待される第1の問
題は従来のSIPのリードフレーム構造において、中央
リード(第2図の2a)はレジンモールド後もアイラン
ドに接続されるので、必然的にリード2aにICチップ
の基板電位を供給する必要がある事である。即15、上
記中央リード2aは基板電源端子としてのみ使用される
。そして上記の中央リードは一般にバイポーラICにお
いてGND端子に接続され、一般にMO8ICにおいて
十Vddに接続される。即ち、SIP構造を有するバイ
ポーラICとMO8ICにおいて、中央リード2aの電
源の種類は異なる欠点があった。
題は従来のSIPのリードフレーム構造において、中央
リード(第2図の2a)はレジンモールド後もアイラン
ドに接続されるので、必然的にリード2aにICチップ
の基板電位を供給する必要がある事である。即15、上
記中央リード2aは基板電源端子としてのみ使用される
。そして上記の中央リードは一般にバイポーラICにお
いてGND端子に接続され、一般にMO8ICにおいて
十Vddに接続される。即ち、SIP構造を有するバイ
ポーラICとMO8ICにおいて、中央リード2aの電
源の種類は異なる欠点があった。
例えば、多用されるNPNトランジスタICの基板には
VSSが印加され、同様に多用されるNMOSトランジ
スタIC(またはPウェルCMO8IC)の基板にはV
ddが印加される。
VSSが印加され、同様に多用されるNMOSトランジ
スタIC(またはPウェルCMO8IC)の基板にはV
ddが印加される。
その結果、上記のSIP形式バイポーラICとSIP形
式MO8ICを混載して実装するには大きな困難があっ
た。
式MO8ICを混載して実装するには大きな困難があっ
た。
ただし、上記に説明されたようにDIRのアイランドは
各リードを介さずに第1アイランド・タイバー、第2ア
イランド・タイバーによって連結片に接続される。従っ
て、各リードの用途設定は任意である。
各リードを介さずに第1アイランド・タイバー、第2ア
イランド・タイバーによって連結片に接続される。従っ
て、各リードの用途設定は任意である。
SIPにおいても従来のDIRと同様に専用の第1、第
2アイランド・タイバーを設置すれば、全リードの用途
設定は自由にできる。しかし、SIPはアイランド1の
第2辺1bに平行な連結片3の第2片3bに全リード2
の第2端を接続又は近接させる必要がある。
2アイランド・タイバーを設置すれば、全リードの用途
設定は自由にできる。しかし、SIPはアイランド1の
第2辺1bに平行な連結片3の第2片3bに全リード2
の第2端を接続又は近接させる必要がある。
従って、従来のDIRのようにアイランド1の第1辺と
第3辺のそれぞれ中央部からアイランド・タイバーを取
り出す場合、白夜する各リードと重なってしまう。
第3辺のそれぞれ中央部からアイランド・タイバーを取
り出す場合、白夜する各リードと重なってしまう。
なお、上記アイランド1の第1辺1aと第3辺1Cに近
接するリード2を細くすることによって、該リード2と
上記第1、第2アイランド・タイバーの重なりを防止す
る事は十分前えうる。しかし第2図かられかるように、
アイランドの第1辺1a1第3辺1Cに近接するリード
長はアイランドの第2辺1bに近接するリード長よりか
なり長い。
接するリード2を細くすることによって、該リード2と
上記第1、第2アイランド・タイバーの重なりを防止す
る事は十分前えうる。しかし第2図かられかるように、
アイランドの第1辺1a1第3辺1Cに近接するリード
長はアイランドの第2辺1bに近接するリード長よりか
なり長い。
そして、リード抵抗をより低減するために、アイランド
の第1辺1a、第3辺1Cに近接するリードの横巾はア
イランドの第2辺に近接するリードのそれに比較して広
く設定する必要がある。
の第1辺1a、第3辺1Cに近接するリードの横巾はア
イランドの第2辺に近接するリードのそれに比較して広
く設定する必要がある。
上記の説明から理解されるように、リード端子配列が任
意であり、しかもリードビン数及び各リードの抵抗等の
リードフレームに与えられた要求性能を劣化させる必要
のないSIPリードフレーム構造が強く期待されていた
。
意であり、しかもリードビン数及び各リードの抵抗等の
リードフレームに与えられた要求性能を劣化させる必要
のないSIPリードフレーム構造が強く期待されていた
。
本発明は上記の問題点を改良する事を目的とする。
従って、本発明の具体的な第1の目的は、リード端子配
列が任意であるSIPのリードフレーム構造の開発であ
る。
列が任意であるSIPのリードフレーム構造の開発であ
る。
[問題点を解決するための手段及び作用]本発明の訃本
的な構成は、 上記アイランドの第1辺と第4辺が構成するアイランド
の第1頂部近傍と上記連結片とを結合する上記第1のア
イランド・タイバーと、上記アイランドの第3辺と第4
辺が構成するアイランドの第2頂部近傍と上記連結片と
を結合する上記第2のアイランド・タイバーと、を有す
るSIPのリードフレーム構造である。
的な構成は、 上記アイランドの第1辺と第4辺が構成するアイランド
の第1頂部近傍と上記連結片とを結合する上記第1のア
イランド・タイバーと、上記アイランドの第3辺と第4
辺が構成するアイランドの第2頂部近傍と上記連結片と
を結合する上記第2のアイランド・タイバーと、を有す
るSIPのリードフレーム構造である。
本発明の基本的要件が以下に略述される。上記アイラン
ドはチップを搭載する金属片であり、略−7一 方形である。
ドはチップを搭載する金属片であり、略−7一 方形である。
上記リードはチップの電極に電気的に接続される端子片
である。上記連結片は上記リード及びアイランドを支持
する金属片である。上記アイランド・タイバーは上記ア
イランドから延在づ゛る金属片である。本明細書におい
て、タイバーはいわゆるリードを支持する金属片、即ち
、リード・タイバーを指定する。以下に、本発明の特徴
がわかりやすく説明される。
である。上記連結片は上記リード及びアイランドを支持
する金属片である。上記アイランド・タイバーは上記ア
イランドから延在づ゛る金属片である。本明細書におい
て、タイバーはいわゆるリードを支持する金属片、即ち
、リード・タイバーを指定する。以下に、本発明の特徴
がわかりやすく説明される。
本発明のSIPのリードフレーム構造はアイランドの第
4辺の両端近傍からそれぞれ反対方向に延在する2本の
アイランド・タイバーを有する。
4辺の両端近傍からそれぞれ反対方向に延在する2本の
アイランド・タイバーを有する。
更に各リードの始端(第1端)は上記アイランドの第1
辺、第2辺、第3辺に近傍して配置される。
辺、第2辺、第3辺に近傍して配置される。
従って、従来のSIPに比較して各リードのビン数及び
リード巾をほとんど低減する事なく、各リード端子を任
意に用途設定できる。
リード巾をほとんど低減する事なく、各リード端子を任
意に用途設定できる。
本発明の伯の特徴と効果は以下の実施例によって理解さ
れるであろう。
れるであろう。
[実施例]
第1図は本発明の良好な態様を表わす平面図である。
1はアイランドである。
1aはアイランドの第1辺である。
1bはアイランドの第2辺である。
1Gはアイランドの第3辺である。
1dはアイランドの第4!2である。
1Xはアイランドの第1頂部である。
1Yはアイランドの第2頂部である。
2はリードである。
2Xはリードの第1端である。
3は連結片である。
3aは連結片の第1片である。
3bは連結片の第2片である。
3Cは連結片の第3片である。
3d4ま連結片の第4片である。
4はタイバーである。
6は第1のアイランド・タイバーである。
6aは第1のアイランド・タイバーの接続部である。
6bは第1のアイランド・タイバーの接続部である。
7は第2のアイランド・タイバーである。
7aは第2のアイランド・タイバーの接続部である。
7bは第2のアイランド・タイバーの接続部である。
第1図において、アイランド・タイバー6は連結片3の
第1片3aと、アイランド1の第1頂部1xを接続する
。同様に、アイランド・タイバー7は連結片3の第3片
3Gと、アイランド1の第2頂部1Yを接続する。そし
て上記のタイバー6.7によって分割されたアイランド
の片側の周縁部に近接して、各リード2の第1端2Xが
順番に配列される。さらに、各リード2はタイバー4に
よって連結片3または隣接リード2に接続されている。
第1片3aと、アイランド1の第1頂部1xを接続する
。同様に、アイランド・タイバー7は連結片3の第3片
3Gと、アイランド1の第2頂部1Yを接続する。そし
て上記のタイバー6.7によって分割されたアイランド
の片側の周縁部に近接して、各リード2の第1端2Xが
順番に配列される。さらに、各リード2はタイバー4に
よって連結片3または隣接リード2に接続されている。
アイランド・タイバー6.7と連結片3の接続点は各々
1箇所以上設ける事が好ましい。本実施例では、各々2
個の接続部6a、6b、及び、7a、7bで保持してい
る。
1箇所以上設ける事が好ましい。本実施例では、各々2
個の接続部6a、6b、及び、7a、7bで保持してい
る。
第1図は5IP12PINの例である。
アイランド・タイバー6.7はモールド実施時、七−ル
ド内に収まる位置に設定する。アイランド・タイバー6
と7はモールドの端からある程度内側に設定することが
好ましい。
ド内に収まる位置に設定する。アイランド・タイバー6
と7はモールドの端からある程度内側に設定することが
好ましい。
そしてICを搭載し、ワイヤボンディングした後でレジ
ンモールドが実流する。それからリードカットが実施さ
れ、同時に、アイランド・タイバー6.7の接続部(6
a16b、7a、7b)が分離される。従ってアイラン
ド・タイバー6と7はモールド内に埋没する。
ンモールドが実流する。それからリードカットが実施さ
れ、同時に、アイランド・タイバー6.7の接続部(6
a16b、7a、7b)が分離される。従ってアイラン
ド・タイバー6と7はモールド内に埋没する。
第3図の様にアイランド・タイバーの接続部8.9にc
=0.3程度の面取りを実施する事によって、ワイヤボ
ンド実施時のワイヤボンドツールによる撓みの発生が抑
圧される。また、アイランド整形時のアイランド部の傾
きを抑える事もできる。
=0.3程度の面取りを実施する事によって、ワイヤボ
ンド実施時のワイヤボンドツールによる撓みの発生が抑
圧される。また、アイランド整形時のアイランド部の傾
きを抑える事もできる。
第4、第5図は3図の変形実施例である。
本発明において、ICチップ基板を接着したアイランド
1からアイランド・タイバー6と7がモ一ルド内に延在
しているので、SIPパッケージの放熱性も向上Jる。
1からアイランド・タイバー6と7がモ一ルド内に延在
しているので、SIPパッケージの放熱性も向上Jる。
本発明に関連する実施例が第6図に説明される。
第6図において、アイランド1の第2辺の両端から延在
するアイランド・タイバー6と7は隣接するリード間を
接続するリード・タイバー4に結合される。従って、こ
の変形実施例によれば、リードカット時に、上記のアイ
ランド・タイバー6と7はり−ド2から切断できる。本
発明は当然、SIPタイプのみならずZIPにも応用で
きる。
するアイランド・タイバー6と7は隣接するリード間を
接続するリード・タイバー4に結合される。従って、こ
の変形実施例によれば、リードカット時に、上記のアイ
ランド・タイバー6と7はり−ド2から切断できる。本
発明は当然、SIPタイプのみならずZIPにも応用で
きる。
[効果]
上記の説明から理解されるように、本発明の主要な効果
はSIPリードフレーム構造において、各リードを自由
に用途設定できる事である。
はSIPリードフレーム構造において、各リードを自由
に用途設定できる事である。
第1図は本発明のSIPリードフレーム構造の1実施例
平面図である。 第2図は従来のSIPリードフレーム構造の1実施例平
面図である。 第3図は第1図のアイランド・タイバ一部の実流調を表
わす平面図で ある。 第4、第5図は第1図の変形実施例を表わす平面図であ
る。 第6図は本発明の他の態様を表わす平面図である。
平面図である。 第2図は従来のSIPリードフレーム構造の1実施例平
面図である。 第3図は第1図のアイランド・タイバ一部の実流調を表
わす平面図で ある。 第4、第5図は第1図の変形実施例を表わす平面図であ
る。 第6図は本発明の他の態様を表わす平面図である。
Claims (1)
- (1)ほぼ対向する第1辺及び第3辺と、ほぼ対向する
第2辺及び第4辺と、を有する略方形のアイランドと、 上記アイランドの第1辺と第2辺と第3辺に近接する端
部を有する複数のリードと、 上記アイランドとリードを支持する連結片と、を含む単
位フレームを連結して成るSIPのリードフレーム構造
を有する半導体装置において、上記アイランドの第1辺
と第4辺が構成するアイランドの第1頂部近傍と上記連
結片とを結合する上記第1のアイランド・タイバーと、
上記アイランドの第3辺と第4辺が構成するアイランド
の第2頂部近傍と上記連結片とを結合する上記第2のア
イランド・タイバーと、を有する事を特徴とするSIP
のリードフレーム構造を有する半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62032826A JPH0831555B2 (ja) | 1987-02-16 | 1987-02-16 | Sipの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62032826A JPH0831555B2 (ja) | 1987-02-16 | 1987-02-16 | Sipの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63199450A true JPS63199450A (ja) | 1988-08-17 |
JPH0831555B2 JPH0831555B2 (ja) | 1996-03-27 |
Family
ID=12369631
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62032826A Expired - Lifetime JPH0831555B2 (ja) | 1987-02-16 | 1987-02-16 | Sipの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0831555B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5869884A (en) * | 1996-06-27 | 1999-02-09 | Nec Corporation | Semiconductor device having lead terminal on only one side of a package |
JP2002246886A (ja) * | 2001-02-13 | 2002-08-30 | Auto Network Gijutsu Kenkyusho:Kk | 半導体回路部品 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52150961U (ja) * | 1976-05-11 | 1977-11-16 | ||
JPS6066845A (ja) * | 1983-09-24 | 1985-04-17 | Nec Corp | 樹脂封止型半導体装置 |
JPS62266844A (ja) * | 1986-05-14 | 1987-11-19 | Mitsubishi Electric Corp | 半導体装置 |
-
1987
- 1987-02-16 JP JP62032826A patent/JPH0831555B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52150961U (ja) * | 1976-05-11 | 1977-11-16 | ||
JPS6066845A (ja) * | 1983-09-24 | 1985-04-17 | Nec Corp | 樹脂封止型半導体装置 |
JPS62266844A (ja) * | 1986-05-14 | 1987-11-19 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5869884A (en) * | 1996-06-27 | 1999-02-09 | Nec Corporation | Semiconductor device having lead terminal on only one side of a package |
JP2002246886A (ja) * | 2001-02-13 | 2002-08-30 | Auto Network Gijutsu Kenkyusho:Kk | 半導体回路部品 |
Also Published As
Publication number | Publication date |
---|---|
JPH0831555B2 (ja) | 1996-03-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5723899A (en) | Semiconductor lead frame having connection bar and guide rings | |
US6348726B1 (en) | Multi row leadless leadframe package | |
US7183616B2 (en) | High speed switching MOSFETS using multi-parallel die packages with/without special leadframes | |
US8203199B2 (en) | Tie bar and mold cavity bar arrangements for multiple leadframe stack package | |
US5757082A (en) | Semiconductor chips, devices incorporating same and method of making same | |
US6265761B1 (en) | Semiconductor devices with improved lead frame structures | |
JPS63199450A (ja) | Sipの製造方法 | |
US7446400B2 (en) | Chip package structure and fabricating method thereof | |
JPH06232196A (ja) | 半導体装置 | |
JPS63255953A (ja) | 絶縁物封止型回路装置 | |
KR100873418B1 (ko) | 핀 구조의 터미널을 갖는 전력용 반도체 모듈 | |
KR0137068B1 (ko) | 리드 프레임 | |
JP2005175512A (ja) | 半導体装置 | |
JPH065756A (ja) | 樹脂封止型半導体装置および製造方法 | |
KR200143489Y1 (ko) | 트리플 인라인 패키지 | |
JPH02253650A (ja) | リードフレーム | |
KR101209471B1 (ko) | 더블 다운셋 리드프레임 | |
JPH02219257A (ja) | マルチチップ型半導体装置とその製造方法 | |
KR20000040218A (ko) | 멀티 칩 패키지 | |
JPS6050347B2 (ja) | シングルインライン半導体装置用リ−ドフレ−ム | |
JPH04349655A (ja) | 樹脂封止型マルチチップパッケージ | |
JPH03219663A (ja) | 半導体装置用リードフレーム | |
KR20020007875A (ko) | 반도체 패키지 제조용 리드프레임 | |
KR100525091B1 (ko) | 반도체 패키지 | |
KR100364842B1 (ko) | 반도체 패키지 및 그의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |