JPH02146756A - 半導体素子用パッケージ - Google Patents
半導体素子用パッケージInfo
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- JPH02146756A JPH02146756A JP30144088A JP30144088A JPH02146756A JP H02146756 A JPH02146756 A JP H02146756A JP 30144088 A JP30144088 A JP 30144088A JP 30144088 A JP30144088 A JP 30144088A JP H02146756 A JPH02146756 A JP H02146756A
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- JP
- Japan
- Prior art keywords
- terminal
- package
- semiconductor element
- mounting plate
- semiconductor
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- Pending
Links
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- 239000002184 metal Substances 0.000 claims abstract description 7
- 238000007789 sealing Methods 0.000 claims abstract description 3
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体素子を収納する半導体素子用パッケ
ージ（こ関するものである。
ージ（こ関するものである。
（従来の技術〕
第２図は従来の半導体素子用パッケージを示すものでＸ
ａは平面断面図、ｂは側面断面図である。
ａは平面断面図、ｂは側面断面図である。
図において、ｌは素子取付板、２はこの素子取付板１上
に取付けられた半導体素子、３は半導体素子２の上に形
成されている！極、４は外部端子、５はこの外部端子４
の付は根部にある内部端子、６は上記電極３と内部端子
５を接続する金属細線、７に上記１．２．５．６を封入
している封止部材（樹脂）である。
に取付けられた半導体素子、３は半導体素子２の上に形
成されている！極、４は外部端子、５はこの外部端子４
の付は根部にある内部端子、６は上記電極３と内部端子
５を接続する金属細線、７に上記１．２．５．６を封入
している封止部材（樹脂）である。
次（こ第８図を用いて第２図に示す半導体素子用バツケ
、−ジの製造方法について説明する。第８図ａにおいて
、リードフレーム８の上にある素子取付板１の上に半導
体素子２を取付け、この半導体素子２の電極３と内部端
子５を金属細線６で接続した後、図中点線で囲んだ範囲
、即ち素子取付板１、半導体素子２、内部端子５、金属
細線６を含む範囲を樹脂７で封止する。そしてこれらの
動作かリードフレーム８上でくり返される。次に同図す
、ｃに示Ｔ ＴＸＪ ＜、リードフレーム８を切り抜い
て外部端子４を独立させ、次いで同図ｄのように外部端
子４を成形向げして、図に示ＴようなＪ形にする。
、−ジの製造方法について説明する。第８図ａにおいて
、リードフレーム８の上にある素子取付板１の上に半導
体素子２を取付け、この半導体素子２の電極３と内部端
子５を金属細線６で接続した後、図中点線で囲んだ範囲
、即ち素子取付板１、半導体素子２、内部端子５、金属
細線６を含む範囲を樹脂７で封止する。そしてこれらの
動作かリードフレーム８上でくり返される。次に同図す
、ｃに示Ｔ ＴＸＪ ＜、リードフレーム８を切り抜い
て外部端子４を独立させ、次いで同図ｄのように外部端
子４を成形向げして、図に示ＴようなＪ形にする。
ところで半導体素子用パッケージはその外形寸法が規格
化されており、通常、第２図す中のＷの寸法で呼ばれ、
このＷの寸法が決まると、Ｗ′が決まる０こ＼で内部端
子５には最低中が存在するので、素子取付板１の最大中
が存在し、よって、この素子取付板１に載せられる半導
体素子２の最大中が決定される。
化されており、通常、第２図す中のＷの寸法で呼ばれ、
このＷの寸法が決まると、Ｗ′が決まる０こ＼で内部端
子５には最低中が存在するので、素子取付板１の最大中
が存在し、よって、この素子取付板１に載せられる半導
体素子２の最大中が決定される。
この発明は上記のような観点にもとついてなされたもの
で、同−規格中Ｗの半導体素子用パッケージに、より大
きな半導体素子を収納することができる半導体素子用パ
ッケージを得ることを目的とする。
で、同−規格中Ｗの半導体素子用パッケージに、より大
きな半導体素子を収納することができる半導体素子用パ
ッケージを得ることを目的とする。
この発明に係る半導体素子用パッケージは、外部電気接
続用端子を、該端子を取り出しているパッケージの外辺
に対して平行に出し、かつこの端子の延長線上に内部端
子を設けるようにしたものである。
続用端子を、該端子を取り出しているパッケージの外辺
に対して平行に出し、かつこの端子の延長線上に内部端
子を設けるようにしたものである。
し作用〕
この発明番こおける半導体用パッケージは、外部端子を
パッケージの外辺に対して平行に取り出丁ことにより、
従来と同−規格中のパン’ｒ −シに、従来よりも大き
な半導体素子を収納可能となる。
パッケージの外辺に対して平行に取り出丁ことにより、
従来と同−規格中のパン’ｒ −シに、従来よりも大き
な半導体素子を収納可能となる。
以下、この発明の一実施例を第１図について説明する。
即ち第１図において、ａは平面断面図、ｂは側面断面図
、Ｃは側面図を示し、上記従来例のものと異なるところ
は、外部電気接続用端子４を・該端子を取り出している
パッケージの外辺に対して平行方向に出し、かつこの外
部端子の延長上に内部端子５があるように配置したもの
であり、外部端子４は第１図Ｃに示すように■げて成形
する。このような形状にすることで、規格中（第１図す
のＷ）において、内部端子５間の巾をＷと同一にするこ
とができる。
、Ｃは側面図を示し、上記従来例のものと異なるところ
は、外部電気接続用端子４を・該端子を取り出している
パッケージの外辺に対して平行方向に出し、かつこの外
部端子の延長上に内部端子５があるように配置したもの
であり、外部端子４は第１図Ｃに示すように■げて成形
する。このような形状にすることで、規格中（第１図す
のＷ）において、内部端子５間の巾をＷと同一にするこ
とができる。
なお、上記実施例では、封正邪材７として樹脂を用いた
が、セラミックでもよく、また図では、外部端子４が２
辺のみに存在しているが、４辺に出ていてもよい。
が、セラミックでもよく、また図では、外部端子４が２
辺のみに存在しているが、４辺に出ていてもよい。
以上のようにこの発明によれば、内部端子間隔を、規格
中と同一値にできるため、素子取付板を従来のものより
大きくすることができ、よって、従来のものより大きな
半導体素子を収納できる半導体素子用パッケージが得ら
れる効果がある。
中と同一値にできるため、素子取付板を従来のものより
大きくすることができ、よって、従来のものより大きな
半導体素子を収納できる半導体素子用パッケージが得ら
れる効果がある。
第１図はこの発明の一実施例による半導体素子用パッケ
ージを示すもので、ａは平面断面図、ｂは側面断面図、
Ｃは側面図である。第２図は従来の半導体素子用パッケ
ージを示すもので、ａＧｒ平面断面図、ｂは側面断面図
であり、第８図ａ ｙ ｄは従来の半導体素子用パッケ
ージの製造工程を示す図である。 図中、１は素子取付板、２は半導体素子、３は電極、４
は外部端子、５は内ｆａ端子、６は酋属細線、７は樹脂
である。 なお、図中同一符号は同−又は相当部分を示す。
ージを示すもので、ａは平面断面図、ｂは側面断面図、
Ｃは側面図である。第２図は従来の半導体素子用パッケ
ージを示すもので、ａＧｒ平面断面図、ｂは側面断面図
であり、第８図ａ ｙ ｄは従来の半導体素子用パッケ
ージの製造工程を示す図である。 図中、１は素子取付板、２は半導体素子、３は電極、４
は外部端子、５は内ｆａ端子、６は酋属細線、７は樹脂
である。 なお、図中同一符号は同−又は相当部分を示す。
Claims (1)
- 素子取付板と、この素子取付板上に取付けられた半導体
素子と、この半導体素子に金属細線を介し接続されてい
る端子とを備え、上記素子取付板、半導体素子、金属細
線及び内部端子とを封止部材によって封入してなる半導
体素子用パッケージにおいて、外部端子を、該端子を取
り出しているパッケージの外辺に対して平行方向に出し
、かつこの外部端子の延長線上に内部端子を設けてなる
半導体素子用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30144088A JPH02146756A (ja) | 1988-11-28 | 1988-11-28 | 半導体素子用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30144088A JPH02146756A (ja) | 1988-11-28 | 1988-11-28 | 半導体素子用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02146756A true JPH02146756A (ja) | 1990-06-05 |
Family
ID=17896917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30144088A Pending JPH02146756A (ja) | 1988-11-28 | 1988-11-28 | 半導体素子用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02146756A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008293693A (ja) * | 2007-05-22 | 2008-12-04 | Sumitomo Wiring Syst Ltd | 端子金具 |
-
1988
- 1988-11-28 JP JP30144088A patent/JPH02146756A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008293693A (ja) * | 2007-05-22 | 2008-12-04 | Sumitomo Wiring Syst Ltd | 端子金具 |
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