JPH02137886A - Shift register - Google Patents
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- JPH02137886A JPH02137886A JP63292886A JP29288688A JPH02137886A JP H02137886 A JPH02137886 A JP H02137886A JP 63292886 A JP63292886 A JP 63292886A JP 29288688 A JP29288688 A JP 29288688A JP H02137886 A JPH02137886 A JP H02137886A
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Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、入力されたデータをクロック信号によって順
次シフトするシフトレジスタに関し、特に、液晶テレビ
等のデイスプレィ装置において順次画面を操作するため
のシフトレジスタに関する。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to a shift register that sequentially shifts input data using a clock signal. Regarding shift registers.
（ロ）従来の技術
一般に、デイスプレィ装置の駆動回路に用いられるシフ
トレジスタは、双方向性シフトレジスタである。(b) Prior Art Generally, shift registers used in drive circuits of display devices are bidirectional shift registers.
従来の双方向性シフトレジスタは、Ｄ−ＦＦが複数従属
接続され、各Ｄ−ＦＦの入力に、前段のＤ−ＦＦからの
出力と次段のＤ−ＦＦからの出力とを選択する切り替え
回路が設けられ、該切り替え回路を制御信号によって制
御することでシフト方向、即ち、右シフトと左シフトと
を切り替えていた。A conventional bidirectional shift register has a plurality of D-FFs connected in series, and each D-FF has a switching circuit that selects the output from the previous stage D-FF and the output from the next stage D-FF at the input. was provided, and the shift direction, that is, right shift and left shift, was switched by controlling the switching circuit with a control signal.
（ハ）発明が解決しようとする課題
しかしながら、従来の双方向性シフトレジスタに使用さ
れているＤ−ＦＦは、マスタースレーブ型のフリップフ
ロップ２段で構成されているため、双方向性シフトレジ
スタの構成素子数が多くなり、集積回路化する場合、シ
フトレジスタの占有面積が大きくなる不都合があった。(c) Problems to be solved by the invention However, since the D-FF used in the conventional bidirectional shift register is composed of two stages of master-slave type flip-flops, the bidirectional shift register is When the number of constituent elements increases and the shift register is integrated into an integrated circuit, there is a problem in that the area occupied by the shift register becomes large.
（ニ）問題点を解決するための手段
本発明は、上述した点に鑑みて創作されたものであり、
複数の継続接続されたクロックドフリップフロップと、
前記各クロックドフリップフロップの入力に設けられ、
前段のクロックドフリップフロップの出力と後段のクロ
ックドフリップフロップの出力とを制御信号によって選
択切り替える切り替え回路と、前記制御信号と連動して
前記クロックドフリップフロップに供給するクロック信
号の位相を反転するクロック制御回路と、を備えたもの
である。(d) Means for solving the problems The present invention was created in view of the above points,
multiple continuously connected clocked flip-flops,
provided at the input of each clocked flip-flop,
a switching circuit that selectively switches between the output of a clocked flip-flop in the preceding stage and the output of a clocked flip-flop in the succeeding stage according to a control signal; and a switching circuit that inverts the phase of a clock signal supplied to the clocked flip-flop in conjunction with the control signal. A clock control circuit is provided.
また、複数の継続接続されたクロックドフリップフロッ
プと、前記各クロックドフリップフロップの入力に設け
られ、前段のクロックドフリップフロップの出力と後段
のクロックドフリップフロップの出力とをシフト方向を
選択する制御信号によって選択切り替える切り替え回路
と、前記制御信号によって選択されたーシフト方向の入
力に設けられ、入力された信号をラッチして前記初段の
クロックドフリップフロップの入力に印加する第１のダ
ミーラッチと、前記制御信号によって選択された他方の
シフト方向の入力に設けられ、入力された信号をラッチ
して前記最終段のクロックドフリップフロップの入力に
印加する第２のダミーラッチとを備えたものである。It is also provided with a plurality of continuously connected clocked flip-flops and at the input of each of the clocked flip-flops, and selects the shift direction of the output of the preceding clocked flip-flop and the output of the subsequent clocked flip-flop. a switching circuit for selectively switching according to a control signal; a first dummy latch provided at an input in the -shift direction selected by the control signal, latching the input signal and applying it to the input of the first stage clocked flip-flop; A second dummy latch is provided at the input of the other shift direction selected by the control signal, and latches the input signal and applies it to the input of the final stage clocked flip-flop.
これにより、双方向性シフトレジスタの構成素子数を減
少すると共に、シフト方向に係わらず、クロック信号と
データのシフトタイミングが同一となるシフトレジスタ
を提供するものである。This reduces the number of components of the bidirectional shift register, and provides a shift register in which the clock signal and data shift timing are the same regardless of the shift direction.
（ホ）作用
本発明に係るシフトレジスタは、Ｄ−ＦＦのマスター段
及びスレーブ段を構成するクロックドフリップフロップ
を独立し、各々の入力に設けられた切り替え回路により
、いずれのシフト方向においても、各々がシフトレジス
タの各段を構成するようになる。(E) Effect The shift register according to the present invention has independent clocked flip-flops constituting the master stage and slave stage of the D-FF, and has a switching circuit provided at each input, so that in any shift direction, Each one constitutes each stage of the shift register.
また、クロックドフリップフロップを独立したことによ
り、クロック信号とデータのシフトタイミングが右シフ
トと左シフトで半周期ずれるのを、シフト方向に応じて
クロックパルスを反転することにより防止し、あるいは
、右シフトと左シフトの各々の場合に、第１あるいは第
２のラッチに入力データをラッチさせることにより防止
している。In addition, by making the clocked flip-flop independent, it is possible to prevent the clock signal and data shift timing from shifting by half a cycle between right shift and left shift by inverting the clock pulse depending on the shift direction. This is prevented by causing the first or second latch to latch the input data in each case of shift and left shift.
（へ）実施例
第１図（ａ）、（ｂ）は、本発明の実施例を示す回路図
であり、４段の双方向シフトレジスタの例である。(F) Embodiment FIGS. 1(a) and 1(b) are circuit diagrams showing an embodiment of the present invention, and are an example of a four-stage bidirectional shift register.
第１図（ａ）において、ＦＦｌ−ＦＦ４は、各々インバ
ータ（１）（２）と、タロツクφ、φにより相補的にオ
ン及びオフするトランスミッションゲート（３）（４）
と、から構成されたクロックドフリップフロップであり
、ＦＦＩ、ＦＦ３とＦＦ２、ＦＦ４は、入力データを取
り込んで出力するクロックφ、φのタイミングが１８０
度異４っている。In FIG. 1(a), FF1-FF4 are transmission gates (3) and (4) which are turned on and off in a complementary manner by inverters (1) and (2), and tarlocks φ and φ, respectively.
It is a clocked flip-flop consisting of , and FFI, FF3, FF2, and FF4 have clocks φ and φ that take in input data and output them at a timing of 180 degrees.
There are 4 different degrees.
また、ＦＦＩ、ＦＦ３の各出力は、インバータ（１）の
出力がインバータ（５）を介して各々Ｄ１、Ｄ３として
出力され、ＦＦ２、ＦＦ４の各出力は、インバータ（１
）の出力が各々Ｄ２、Ｄ４として出力される。Furthermore, the outputs of FFI and FF3 are outputted from the inverter (1) via the inverter (5) as D1 and D3, respectively, and the outputs of FF2 and FF4 are outputted from the inverter (1) via the inverter (5).
) are output as D2 and D4, respectively.
（６）は、ＦＦＩ〜ＦＦ４の入力に設けられた切り替え
回路であり、各切り替え回路（６）は、右シフトと左シ
フトを切り替える制御信号Ｒ／Ｌにより、相補的にオン
及びオフするトランスミッションゲート（７）（８）か
ら構成される。トランスミッションゲート（７）には、
前段からの出力が印加され、トランスミッションゲート
（８）には、次段からの出力が印加される。(6) is a switching circuit provided at the input of FFI to FF4, and each switching circuit (6) is a transmission gate that is turned on and off in a complementary manner by a control signal R/L that switches between right shift and left shift. It consists of (7) and (8). The transmission gate (7) has
The output from the previous stage is applied, and the output from the next stage is applied to the transmission gate (8).
（９）（１０）は、データの入出力端子である。端子（
９）は、ＦＦＩの切り替え回路（６）のトランスミッシ
ョンゲート（７）に接続され、さらに、制御信号Ｒ／Ｌ
で制御されるトランスミッションゲート（１１）を介し
てＦＦＩの出力と接続される。端子（１０）は、ＦＦ４
の切り替え回路（６）のトランスミッションゲート（７
）に接続され、さらに、制御信号Ｒ／Ｌで制御されるト
ランスミッションゲート（１２）を介してＦＦ４の出力
と接続される。(9) and (10) are data input/output terminals. Terminal (
9) is connected to the transmission gate (7) of the switching circuit (6) of the FFI, and is further connected to the control signal R/L.
It is connected to the output of the FFI via a transmission gate (11) controlled by the FFI. Terminal (10) is FF4
The transmission gate (7) of the switching circuit (6)
), and further connected to the output of FF4 via a transmission gate (12) controlled by control signal R/L.
第１図（ｂ）は、第１図（ａ）に示されたシフトレジス
タのクロックを発生するクロック制御回路（１３）であ
る。クロック制御回路（１３）は、インバータ（１４）
（１５）と、制御信号Ｃ／Ｌによって制御され、シフ
トクロックＣＬと反転信号ＣＬを互いに入れ替えて出力
φ、φに出力するトランスミッションゲー） （１６）
（１７）（１８）（１９）とから構成される。タロツク
制御回路（１３）の出力φ、φは、シフトレジスタのト
ランスミッションゲート（３）（４）に印加される。FIG. 1(b) shows a clock control circuit (13) that generates a clock for the shift register shown in FIG. 1(a). The clock control circuit (13) is an inverter (14)
(15) and a transmission game that is controlled by the control signal C/L and exchanges the shift clock CL and the inverted signal CL and outputs them to the outputs φ and φ) (16)
It is composed of (17), (18), and (19). The outputs φ and φ of the tarlock control circuit (13) are applied to the transmission gates (3) and (4) of the shift register.
第１図（ａ）、（ｂ）において、制御信号Ｒ／Ｌが″Ｌ
″レベルの場合、トランスミッションゲート（７）がオ
ンするため、右シフトが選択される。また、トランスミ
ッションゲート（１７）（１８）がオンするので、クロ
ックφ、φは各々シフトクロックＣＬ、ＣＬとなる。従
って、ＦＦＩ、ＦＦ３は、シフトクロックＣＬの立ち下
がりで動作し、ＦＦ２、ＦＦ４は、立ち上がりで動作す
る。In FIGS. 1(a) and (b), the control signal R/L is "L"
'' level, the transmission gate (7) is turned on, so right shift is selected. Furthermore, the transmission gates (17) and (18) are turned on, so the clocks φ and φ become the shift clocks CL and CL, respectively. Therefore, FFI and FF3 operate on the falling edge of the shift clock CL, and FF2 and FF4 operate on the rising edge of the shift clock CL.
第２図（ａ）は、右シフトの動作を示すタイミング図で
ある。端子（９）に印加されたデータ“１”は、シフト
クロックＣＬの立ち下がりでＦＦＩにシフトされ、シフ
トクロックＣＬの立ち上がりでＦＦ２にシフトされる。FIG. 2(a) is a timing diagram showing the right shift operation. Data "1" applied to the terminal (9) is shifted to FFI at the falling edge of the shift clock CL, and shifted to FF2 at the rising edge of the shift clock CL.
以後は同様にしてシフトされる。Thereafter, shifts are made in the same manner.
一方、制御信号Ｒ／Ｌが“Ｈ”レベルの場合、トランス
ミッションゲート（８）がオンするため、左シフトが選
択される。また トランスミッションゲー） （１６
）（１９）がオンするので、クロックφ、φは各々シフ
トクロックＣＬ、ＣＬとなる。On the other hand, when the control signal R/L is at "H" level, the transmission gate (8) is turned on, so that left shift is selected. Also transmission game) (16
)(19) is turned on, the clocks φ and φ become shift clocks CL and CL, respectively.
従って、ＦＦＩ、ＦＦ３は、シフトクロックＣＬの立ち
上がりで動作し、ＦＦ２、 ＦＦ４は、立ち下がりで動
作する。Therefore, FFI and FF3 operate at the rising edge of the shift clock CL, and FF2 and FF4 operate at the falling edge of the shift clock CL.
第２図（ｂ）は、左シフトの動作を示すタイミング図で
ある。端子（１９）に印加されたデータ“ｌ”は、シフ
トクロックＣＬの立ち下がりでＦＦ４にシフトされ、シ
フトクロックＣＬの立ち上がりでＦＦ３にシフトされる
。以後は同様にしてシフトされる。FIG. 2(b) is a timing chart showing the left shift operation. Data "l" applied to the terminal (19) is shifted to FF4 at the falling edge of the shift clock CL, and shifted to FF3 at the rising edge of the shift clock CL. Thereafter, shifts are made in the same manner.
従って、シフト方向によって、シフトクロックＣＬ、Ｃ
Ｌを反転することにより、データのシフトとシフトクロ
ックＣＬのタイミングが等しくなる。Therefore, depending on the shift direction, the shift clocks CL, C
By inverting L, the timing of the data shift and the shift clock CL become equal.
第３図は、本発明の他の実施例を示す回路図である。図
において、第１図（ａ）と同一回路には同一図番を付す
。ＦＦＩ〜ＦＦ５は、第１図（ａ）と同様に構成された
クロックド７リツプフロツプであり、ＦＦＩ〜ＦＦ５の
入力には各々切り替え回路（６）が同様に設けられてい
る。FIG. 3 is a circuit diagram showing another embodiment of the present invention. In the figure, circuits that are the same as those in FIG. 1(a) are given the same figure numbers. FFI to FF5 are clocked seven flip-flops constructed in the same manner as in FIG. 1(a), and a switching circuit (6) is similarly provided at the input of each of FFI to FF5.
この実施例の特徴とするところは、ダミーの７リツプ７
０ツブＦＦＯ，ＦＦ６を設けた点である。ＦＦＯは、Ｆ
ＦＩの切り替え回路（６）のトランスミッションゲート
（７）と端子（９）との間にトランスミッションゲート
（２０）とともに設けられ、ＦＦ６は、ＦＦ５の切り替
え回路（６）のトランスミッションゲート（８）と端子
（１０）との間にトランスミッションゲート（２１）と
共に設けられている。また、Ｆ ＦＯ，Ｆ Ｆ２．Ｆ
Ｆ４．Ｆ Ｆ６は、シフトクロックＣＬの立ち下がりで
動作し、ＦＦ１．ＦＦ３、ＦＦ５は、シフトクロックＣ
Ｌの立ち上がりで動作するように、シフトクロックＣＬ
、ＣＬがトランスミッションゲー） （７）（８）に印
加される。さらに、ＦＦ１．ＦＦ３、ＦＦ５では、イン
バータ（１）の出力がＤｌ、Ｄ３．Ｄ５として出力され
、ＦＦ２、ＦＦ４では、インバータ（４）の出力がイン
バータ（２２）によって反転されてＤ２、Ｄ４として出
力される。The feature of this embodiment is that the dummy 7 lip 7
This is because FFO and FF6 are provided. FFO is F.
The FF6 is provided together with the transmission gate (20) between the transmission gate (7) and the terminal (9) of the switching circuit (6) of the FI, and the FF6 is provided between the transmission gate (8) of the switching circuit (6) of the FF5 and the terminal ( 10) together with a transmission gate (21). Also, F FO, F F2. F
F4. FF6 operates at the falling edge of shift clock CL, and FF1. FF3 and FF5 are shift clock C
The shift clock CL is set so that it operates at the rising edge of L.
, CL are transmission gates) (7) and (8). Furthermore, FF1. In FF3 and FF5, the output of the inverter (1) is Dl, D3 . In FF2 and FF4, the output of the inverter (4) is inverted by the inverter (22) and output as D2 and D4.
第３図において、制御信号Ｒ／Ｌが“Ｌ”レベルの場合
、トランスミッションゲート（７）及びトランスミッシ
ョンゲート（２０）がオンするため、右シフトが選択さ
れる。従って、第４図（ａ）の如く、端子（９）に印加
されたデータ“１”は、シフトクロックＣＬの立ち下が
りでＦＦＯにラッチされ、シフトクロックＣＬの立ち上
がりでＦＦＩにシフトされる。そして、シフトクロック
ＣＬの次の立ち下がりによって、ＦＦ２にシフトされる
。In FIG. 3, when the control signal R/L is at the "L" level, the transmission gate (7) and the transmission gate (20) are turned on, so right shift is selected. Therefore, as shown in FIG. 4(a), data "1" applied to the terminal (9) is latched into the FFO at the falling edge of the shift clock CL, and shifted to the FFI at the rising edge of the shift clock CL. Then, at the next falling edge of the shift clock CL, it is shifted to FF2.
以後は同様にしてシフトされる。Thereafter, shifts are made in the same manner.
一方、制御信号Ｒ／Ｌが“Ｉ（”レベルの場合、トラン
スミッションゲート（８）及びトランスミッションゲー
ト（２１）がオンするため、左シフトが選択される。従
って、第４図（ｂ）の如く、端子（１０）に印加された
データ“１″ は、シフトクロックＣＬの立ち下がりで
ＦＦ６にラッチされ、シフトクロックＣＬの立ち上がり
でＦＦ５にシフトされる。そして、シフトクロックＣＬ
の次の立ち下がすによって、ＦＦ４にシフトされる。以
後は同様にしてシフトされる。On the other hand, when the control signal R/L is at the "I(" level), the transmission gate (8) and the transmission gate (21) are turned on, so that left shift is selected. Therefore, as shown in FIG. 4(b), Data "1" applied to the terminal (10) is latched into FF6 at the falling edge of the shift clock CL, and shifted to FF5 at the rising edge of the shift clock CL.
By the next falling edge of , it is shifted to FF4. Thereafter, shifts are made in the same manner.
従って、第４図（ａ）（ｂ）の如く、Ｄ １〜Ｄ ５か
ら出力されるデータとシフトクロックＣＬのタイミング
は、シフト方向に係わらず等しくなる。Therefore, as shown in FIGS. 4(a) and 4(b), the timings of the data output from D1 to D5 and the shift clock CL are the same regardless of the shift direction.
尚、第２図、第４図のように、シフトレジスタの出力は
、半クロックずつ重なり合う部分が生じるが、液晶テレ
ビなどの絵素を順次駆動する用とには何ら問題なく使用
できる。Incidentally, as shown in FIGS. 2 and 4, the outputs of the shift registers overlap each other by half a clock, but they can be used without any problem for sequentially driving the picture elements of a liquid crystal television or the like.
（ト）発明の効果
上述の如く、本発明によれば、シフトレジスタを構成す
るフリップ７０ツブが従来の半分となるため、素子数が
減少し、半導体上の占有面積が小さくなる利点がある。(G) Effects of the Invention As described above, according to the present invention, the number of flips 70 constituting the shift register is reduced to half of the conventional one, so there is an advantage that the number of elements is reduced and the area occupied on the semiconductor is reduced.
また、シフトクロックＣＬの個数も半分となるので、周
波数が１／２となり、低速化が図れると共に、消費電力
も少なくなる利点がある。Further, since the number of shift clocks CL is also halved, the frequency is halved, which has the advantage of reducing speed and reducing power consumption.
動作を示すタイミング図、第３図は、本発明の他の実施
例を示す回路図、第４図（ａ）（ｂ）は、第３図に示さ
れた実施例の動作を示すタイミング図である。
ＦＦＩ〜ＦＦ４、ＦＦＯ〜ＦＦ６・・・クロックドフリ
ップフロップ、（６）・・・切り替え回路、（９）（１
０）・・・入出力端子、（１３）・・・クロック制御回
路。FIG. 3 is a circuit diagram showing another embodiment of the present invention. FIGS. 4(a) and 4(b) are timing diagrams showing the operation of the embodiment shown in FIG. 3. be. FFI to FF4, FFO to FF6...Clocked flip-flop, (6)...Switching circuit, (9) (1
0)...Input/output terminal, (13)...Clock control circuit.
Claims (2)
プと、 前記各クロックドフリップフロップの入力に設けられ、
前段のクロックドフリップフロップの出力と後段のクロ
ックドフリップフロップの出力とを制御信号によって選
択切り替える切り替え回路と、 前記制御信号と連動して前記クロックドフリップフロッ
プに供給するクロック信号の位相を反転するクロック制
御回路と、 を備え、前記制御信号で変化するシフト方向に係わらず
、クロック信号とデータのシフトタイミングを同一とす
ることを特徴とするシフトレジスタ。(1) A plurality of continuously connected clocked flip-flops, provided at the input of each of the clocked flip-flops,
a switching circuit that selects and switches between the output of a clocked flip-flop in the preceding stage and the output of a clocked flip-flop in the succeeding stage according to a control signal; and a switching circuit that inverts the phase of a clock signal supplied to the clocked flip-flop in conjunction with the control signal. 1. A shift register comprising: a clock control circuit, wherein the clock signal and data shift timing are the same regardless of the shift direction changed by the control signal.
プと、 前記各クロックドフリップフロップの入力に設けられ、
前段のクロックドフリップフロップの出力と後段のクロ
ックドフリップフロップの出力とをシフト方向を選択す
る制御信号によって選択切り替える切り替え回路と、 前記制御信号によって選択された一シフト方向の入力に
設けられ、入力された信号をラッチして前記初段のクロ
ックドフリップフロップの入力に印加する第１のダミー
ラッチと、 前記制御信号によって選択された他方のシフト方向の入
力に設けられ、入力された信号をラッチして前記最終段
のクロックドフリップフロップの入力に印加する第２の
ダミーラッチと、 を備え、シフト方向に係わらず、クロック信号とデータ
のシフトタイミングを同一とすることを特徴とするシフ
トレジスタ。(2) a plurality of continuously connected clocked flip-flops; provided at the input of each of the clocked flip-flops;
a switching circuit that selects and switches between the output of a clocked flip-flop in a preceding stage and the output of a clocked flip-flop in a subsequent stage according to a control signal that selects a shift direction; a first dummy latch that latches the input signal and applies it to the input of the first stage clocked flip-flop; and a first dummy latch that is provided at the input of the other shift direction selected by the control signal and latches the input signal. a second dummy latch applied to the input of the final stage clocked flip-flop, and the shift register is characterized in that the shift timing of the clock signal and the data are the same regardless of the shift direction.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63292886A JP2771562B2 (en) | 1988-11-18 | 1988-11-18 | Shift register |
Applications Claiming Priority (1)
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| JP63292886A JP2771562B2 (en) | 1988-11-18 | 1988-11-18 | Shift register |
Publications (2)
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|---|---|
| JPH02137886A true JPH02137886A (en) | 1990-05-28 |
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Also Published As
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