JPS6062234A - Tri-state input circuit - Google Patents
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- JPS6062234A JPS6062234A JP58168269A JP16826983A JPS6062234A JP S6062234 A JPS6062234 A JP S6062234A JP 58168269 A JP58168269 A JP 58168269A JP 16826983 A JP16826983 A JP 16826983A JP S6062234 A JPS6062234 A JP S6062234A
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Abstract
Description
【発明の詳細な説明】
（技術分野）
この発明は三状態入力回路、特に、ＭＯ８）ランソスタ
で構成され、かつ低消費室ブハ低電圧で動作する三状態
入力回路に関するものである。TECHNICAL FIELD The present invention relates to a three-state input circuit, and more particularly, to a three-state input circuit that is configured with a MO8 (MO8) run source and operates at a low consumption chamber and low voltage.
（従来技術）
三状態入力回路は、信号入力端子にＬ″または゛ＨＨレ
ベル信号が入力された状態又は信号入力端子の開放状態
を判定して、２ビットバイナリ信号として出力するもの
である。この型の信号入力回路は、ディジタル集積回路
の端子数を削減可能にするために極めて有効である。(Prior art) A three-state input circuit determines whether an L'' or ``HH level signal is input to a signal input terminal, or whether the signal input terminal is open, and outputs it as a 2-bit binary signal. This type of signal input circuit is extremely effective in reducing the number of terminals in a digital integrated circuit.
従来のＣ−ＭＯ８構造の三状態入力回路を第１図に示す
。この図において、信号入力端子１は抵抗１０．１１の
各一端に接続されているとともに、ＮチャンネルＭＯ８
ＦＥＴ ２およびＰチャンネルＭＯ８ＦＥＴ ３のＰ−
）にも接続されている。抵抗１０の他端は、第１固定電
源電位入力端子６に接続されている。この第１固定電源
電位入力端子６にはＰチャンネルＭＯ８ＦＥＴ ３のソ
ースと抵抗４の一端も接続されている。抵抗４の他端は
ＮチャンネルＭＯ８ＦＥＴ ２のドレインに接続され、
そのドレインは第２信号出力端子９に接続されている。A conventional three-state input circuit with a C-MO8 structure is shown in FIG. In this figure, signal input terminal 1 is connected to one end of each resistor 10 and 11, and N-channel MO8
P- of FET 2 and P-channel MO8FET 3
) is also connected. The other end of the resistor 10 is connected to the first fixed power supply potential input terminal 6. The source of the P-channel MO8FET 3 and one end of the resistor 4 are also connected to the first fixed power supply potential input terminal 6. The other end of the resistor 4 is connected to the drain of the N-channel MO8FET 2.
Its drain is connected to the second signal output terminal 9.
ＰチャンネルＭＯ８ＦＥＴ ３のドレインは、第１信号
出力端子８に接続されるとともに、抵抗５の一端に接続
されている。そして、抵抗５の他端とＮチャンネルＭＯ
８ＦＥＴ ２のソースおよび抵抗１１の他端は、第２固
定電源電位入力端子７に接続されている。The drain of the P-channel MO8FET 3 is connected to the first signal output terminal 8 and to one end of the resistor 5. Then, the other end of the resistor 5 and the N-channel MO
The source of the 8FET 2 and the other end of the resistor 11 are connected to the second fixed power supply potential input terminal 7.
第２図（ａ）は、ＮチャンネルＭＯ８ＦＥＴ ２の電源
電位１２（たとえば５Ｖ）及びグランド電位１３（たと
えば０■）に対するスレッショルド電位１４（たとえば
ＩＶ）を示すものである。つまり、ＮチャンネルＭＯ８
ＦＥＴ ２は、スレッショルド電位１４以上、電源電位
１２以下の斜線で示す電位がｆ−）に入力された時、ソ
ース・ドレインが導通し、スレッショルド電位１４以下
、グランド電位１３以上の電位がｆ−）に入力された時
、ソース・ドレイン間が開放状態となる。FIG. 2(a) shows the threshold potential 14 (for example, IV) of the N-channel MO8FET 2 with respect to the power supply potential 12 (for example, 5V) and the ground potential 13 (for example, 0■). In other words, N channel MO8
In FET 2, when a hatched potential of threshold potential 14 or higher and power supply potential 12 or lower is input to f-), the source/drain becomes conductive, and a potential of threshold potential 14 or lower and ground potential 13 or higher is input to f-). When the input voltage is input to , the source and drain become open.
第２図伽）は、ＰチャンネルＭＯ８ＦＥＴ ３の電源電
位１２（たとえば５Ｖ）およびグランド電位１３（たと
えばＯＶ）に対するスレッショルド電位１５（たとえば
４Ｖ）を示すものである。ＰチャンネルＭＯ８ＦＥＴ
３ Ｕ、スレッショルド電位１５以下、グランド電位１
３以上の斜線で示す電位がダートに入力された時、ソー
スＱドレイン間が導通し、スレッショルド電位１５以上
、電源電位１２以下の電位がｆ−）に入力された時、ソ
ース・ドレイン間が開放する。FIG. 2(a) shows the threshold potential 15 (eg, 4 V) of the P-channel MO8FET 3 with respect to the power supply potential 12 (eg, 5 V) and the ground potential 13 (eg, OV). P channel MO8FET
3 U, threshold potential 15 or less, ground potential 1
When the diagonally shaded potential of 3 or more is input to dart, the source Q-drain becomes conductive, and when the threshold potential of 15 or more and the power supply potential of 12 or less is input to f-), the source and drain are open. do.
以下、第２図に示す特性を有するＮチャンネルＭＯ８Ｆ
ＥＴ ２及びＰチャンネノ、７Ｍ０８ＦＥＴ３を使用し
た従来の三状態入力回路の動作説明を行う。Below, N-channel MO8F with the characteristics shown in Figure 2
The operation of a conventional three-state input circuit using ET2, P channel input, and 7M08FET3 will be explained.
今、第１固定電源電位入力端子６へ＋５Ｖ、第２固定電
源電位入力端子７にＯｖを加え、信号入力端子１へ”Ｌ
″レベルＯｖ）を加えたとすると、ＮチャンネルＭＯ８
ＦＥＴ ２及びＰチャンネルＭＯ８ＦＥＴ ３のダート
がＯｖとなるため、第２図の特性から明らかなように、
ＮチャンネルＭＯ８ＦＥＴ ２はソース・ドレイン間が
開放し、ＰチャンネルＭＯ８ＦＥＴ ３はソースφドレ
イン間が導通する。Now, +5V is applied to the first fixed power supply potential input terminal 6, Ov is applied to the second fixed power supply potential input terminal 7, and "L" is applied to the signal input terminal 1.
``Level Ov) is added, N channel MO8
Since the dirt of FET 2 and P-channel MO8FET 3 becomes Ov, as is clear from the characteristics in Fig. 2,
The source and drain of the N-channel MO8FET 2 are open, and the source and drain of the P-channel MO8FET 3 are conductive.
よって、ＮチャンネルＭＯ８ＦＥＴ ２のドレインは“
Ｈ”レベルとなり、ＰチャンネルＭＯ８ＦＥＴ ３のド
レインも“Ｈ＃レベルが生じ、これらのレベルが各々出
力端子９及び８より出力される。Therefore, the drain of N-channel MO8FET 2 is “
The level becomes "H", and the drain of the P-channel MO8FET 3 also becomes "H#" level, and these levels are outputted from the output terminals 9 and 8, respectively.
次に、信号入力端子１をオープン状態にすると、信号入
力端子１には、抵抗１０及び１１からガる分圧回路によ
υ分圧された電圧が発生する。いま。Next, when the signal input terminal 1 is brought into an open state, a voltage divided by υ is generated at the signal input terminal 1 by the voltage dividing circuit formed by the resistors 10 and 11. now.
抵抗１０及び１１の抵抗値が同程度（たとえば１０にΩ
〜１００にΩ程度）であるならば、分圧電圧として約２
．５Ｖが得られる。そして、この２．５■が前記Ｎチャ
ンネルＭＯ８ＦＥＴ ２及びＰチャンネルＭＯ３ＦＥＴ
３ （Ｄ ｒ−）へ入力される。２．５Ｖがダートに
入力された場合、第２図から明らかなように、Ｐチャン
ネルＭＯ８ＦＥＴ ３およびＮチャンネルＭＯ８ＦＥＴ
２のソース・ドレインは共に導通する。よって、Ｎチ
ャンネルＭＯ８ＦＥＴ ２のドレインには”Ｌ”レベル
が生じ、ＰチャンネルＭＯ８ＦＥＴ３のドレインには″
′Ｈ２レベルが生じ、各々のレベルは第２および第１信
号出力端子９，８よシ出力される。The resistance values of resistors 10 and 11 are about the same (for example, 10 is Ω)
~100Ω), then the divided voltage is approximately 2
．． 5V is obtained. And, this 2.5■ is the N-channel MO8FET 2 and P-channel MO3FET
3 (D r-). When 2.5V is input to dart, P-channel MO8FET 3 and N-channel MO8FET 3
Both the source and drain of No. 2 are conductive. Therefore, "L" level is generated at the drain of N-channel MO8FET 2, and "L" level is generated at the drain of P-channel MO8FET 3.
'H2 level is generated, and each level is outputted from the second and first signal output terminals 9,8.
次に、信号入力端子１に“Ｈ”レベル（５ｖ）を入力す
ると、ＮチャンネルＭＯ８ＦＥＴ ２およびＰチキンネ
ルＭＯ３ＦＥＴ ３の各々のダートに“Ｈ″レベル伝達
されるため、第２図の特性によシ、ＮチャンネルＭＯ８
ＦＥＴ ２のソース・ドレインは導通し、Ｐチャンネル
ＭＯ８ＦＥＴ ３のソース・ドレインは開放となる。よ
って、ＮチャンネルＭＯ８ＦＥＴ ２のドレインは第２
固定電源電位と導通して′Ｌ”レベルとなシ、Ｐチャン
ネルＭＯ８ＦＥＴ ３のドレイン側も抵抗５を通して第
２固定電源電位と接続されているため、やはシ“Ｌ＃レ
ベルとなシ、各々のレベルは第２及び第１信号出力端子
９．８よシ出力される。Next, when the "H" level (5V) is input to the signal input terminal 1, the "H" level is transmitted to each of the N-channel MO8FET 2 and the P-channel MO3FET 3, so the signal is input according to the characteristics shown in Fig. 2. , N channel MO8
The source and drain of FET 2 are conductive, and the source and drain of P-channel MO8FET 3 are open. Therefore, the drain of N-channel MO8FET 2 is connected to the second
Since the drain side of the P-channel MO8FET 3 is also connected to the second fixed power supply potential through the resistor 5, it becomes "L#" level due to conduction with the fixed power supply potential. The level of is outputted from the second and first signal output terminals 9.8.
以上の関係をまとめると第１表のようになる。Table 1 summarizes the above relationships.
この表より明らかなように、信号入力端子１へ入力され
る“Ｈ″、オープン、”Ｌ”レベルは２ビットバイナリ
信号にデコードされて出力される。As is clear from this table, the "H", open, and "L" levels input to the signal input terminal 1 are decoded into a 2-bit binary signal and output.
しかし、上記従来の三状態入力回路には次のような欠点
があった。However, the conventional three-state input circuit described above has the following drawbacks.
（１）信号入力端子１のいかなる状態においても常に電
流が流れ、低消費電力を必要とする回路装置内では使用
困難であった。たとえば、第１固定電源電位入力端子６
が６〜１６Ｖで数１００μ八程度の電流が流れる。(1) Current always flows in any state of the signal input terminal 1, making it difficult to use it in a circuit device that requires low power consumption. For example, the first fixed power supply potential input terminal 6
is 6 to 16V, and a current of about several hundred μ8 flows.
（２）分圧回路を構成する抵抗１０．１１は、部品点数
を削減するため半導体基板表面に拡散して形成されるが
、実際には、抵抗１０ ’＋ １１は、各々設計値を中
心として同方向に変動しない。したがって、分圧された
電圧が変動するため、ＰチャンネルＭＯ８ＦＥＴ ３及
びＮチャンネルＭＯ８ＦＥＴ ２のソース・ドレイン間
を共に導通させるバイアス電位が得にくい。(2) Resistors 10 and 11 that make up the voltage divider circuit are formed by being diffused on the surface of the semiconductor substrate in order to reduce the number of parts, but in reality, resistors 10'+11 are each centered around the design value. They do not fluctuate in the same direction. Therefore, since the divided voltage varies, it is difficult to obtain a bias potential that makes both the sources and drains of the P-channel MO8FET 3 and the N-channel MO8FET 2 conductive.
（３）Ｐ及びＮチャンネルＭＯ８ＦＥＴ ３ 、２のス
レッショルド電位（ＶＴ）は製造工程上の条件により変
動するため、正確に設計値に一致させることが困難であ
る。実際に、ＰチャンネルＭＯ８ＦＥＴ ３のｖＴはグ
ランド電位を基準にして減少傾向にあシ、Ｎチャンネル
ＭＯ８ＦＥＴ ２のｖＴは電源電位を基準にして減少傾
向にある。したがって、信号入力端子１がオープン状態
であることを判定する動作範囲が狭くなるため、誤動作
の原因となる。特に、従来回路では、実用上、５Ｖ以下
の電源電圧で動作させることは困難であった。(3) The threshold potentials (VT) of the P- and N-channel MO8FETs 3 and 2 vary depending on the manufacturing process conditions, so it is difficult to make them exactly match the design values. In fact, the vT of the P-channel MO8FET 3 tends to decrease with respect to the ground potential, and the vT of the N-channel MO8FET 2 tends to decrease with respect to the power supply potential. Therefore, the operating range for determining whether the signal input terminal 1 is in an open state becomes narrower, resulting in malfunction. In particular, it has been practically difficult for conventional circuits to operate with a power supply voltage of 5V or less.
（発明の目的）
この発明は前記の欠点を除去するために考えられたもの
であり、低消費電力化が行え、かつ製造工程中に生じる
ＭＯ８ＦＥＴのスレッショルド電圧ｖＴの変動による誤
動作を防止し得、さらに５Ｖ以下の低電源電位でも安定
に動作する三状態入力回路を提供することを目的とする
。(Object of the Invention) The present invention was devised to eliminate the above-mentioned drawbacks, and can reduce power consumption and prevent malfunctions caused by fluctuations in the threshold voltage vT of MO8FET that occur during the manufacturing process. Furthermore, it is an object of the present invention to provide a three-state input circuit that operates stably even at a low power supply potential of 5V or less.
（発明の概要）
すなわち、この発明の三状態入力回路線、タイミング信
号により順次周期的に入力状態を判定し、その結果を記
憶手段に保持した後、２ビットバイナリ信号として出力
することを特徴とする。(Summary of the Invention) That is, the three-state input circuit line of the present invention sequentially and periodically determines the input state using a timing signal, stores the result in a storage means, and then outputs it as a 2-bit binary signal. do.
（実施例） 以下、この発明の一実施例を図面を参照して説明する。(Example) An embodiment of the present invention will be described below with reference to the drawings.
第３図はこの発明の一実施例であシ、信号入力端子１６
は、入力信号をディジタル信号に判定するＣ −ＭＯＳ
バッファ回路（以下、単に）々ソファという）１７全通
して第１のデータフリップフロップ回路（以下Ｄ−ＦＦ
と略す）２１と第２のデータフリップフロップ回路（以
下Ｄ−ＦＦと略す）２２のデータ入力端に接続される。FIG. 3 shows an embodiment of the present invention, in which the signal input terminal 16
is a C-MOS that determines the input signal as a digital signal.
The buffer circuit (hereinafter simply referred to as sofa) 17 is entirely connected to the first data flip-flop circuit (hereinafter referred to as D-FF).
(hereinafter abbreviated as D-FF) 21 and a second data flip-flop circuit (hereinafter abbreviated as D-FF) 22.
又、信号入力端子１６は、ＰチャンネルＭＯ３ＦＥＴ
（以下Ｐ−ＭＯ８と略す）１８とＮチャンネルＭＯ８Ｆ
ＥＴ （以下Ｎ−ＭＯ８と略す）１９によυ構成された
Ｃ −ＭＯＳインバータ回路２５の出力に接続されてい
る。Moreover, the signal input terminal 16 is a P-channel MO3FET.
(hereinafter abbreviated as P-MO8) 18 and N channel MO8F
It is connected to the output of a C-MOS inverter circuit 25 configured by ET (hereinafter abbreviated as N-MO8) 19.
Ｐ−ＭＯ８１８ノア −、’、１ｊＶＤＤ （Ｔｈｔ源
電位）に、ドレインは、Ｎ−ＭＯ８１９のドレインとと
もにＣ−ＭＯＳインバータ回路２５の出力となり、Ｎ−
ＭＯＳｉ２のソースはＧＮＤ （低電源電位）に接続さ
れ、Ｐ−ＭＯ８１８とＮ−ＭＯＳｉ２のダートは共に第
１制御信号入力端子２０に接続されている。又、第１お
よび第２記憶手段としての前記Ｄ−ＦＦ２１゜２２のク
ロック入力端子は共に第２制御信号入力端子２６に、又
、Ｄ−ＦＦ ２１ 、２２のＱ出力端は、各々、第１信
号出力端子（第１信号出力部）２３と第２信号出力端子
（第２信号出力部）２４に接続されている。At P-MO818 NOR -,',1jVDD (Tht source potential), the drain becomes the output of the C-MOS inverter circuit 25 together with the drain of N-MO819, and N-
The source of MOSi2 is connected to GND (low power supply potential), and the darts of P-MO 818 and N-MOSi2 are both connected to first control signal input terminal 20. Further, the clock input terminals of the D-FFs 21 and 22 serving as first and second storage means are both connected to the second control signal input terminal 26, and the Q output terminals of the D-FFs 21 and 22 are connected to the first control signal input terminal 26, respectively. It is connected to a signal output terminal (first signal output section) 23 and a second signal output terminal (second signal output section) 24.
第４図（ａ）および（ｂ）は、第３図の第１制御信号入
力端子２０と第２制御信号入力端子２６に入力するタイ
ミング信号（第１および第２タイミング信号）を示す。FIGS. 4(a) and 4(b) show timing signals (first and second timing signals) input to the first control signal input terminal 20 and the second control signal input terminal 26 of FIG. 3.
以下、第４図の信号波形図を参照して第３図の三状態入
力回路の動作について説明する。The operation of the three-state input circuit of FIG. 3 will be described below with reference to the signal waveform diagram of FIG. 4.
今、ＶＤＤ （高電源電位）に＋５Ｖ、ＧＮＤ（低電源
電位）にＯｖを加え、信号入力端子１６に“Ｌ”レベル
（Ｏｖ）を加えたとする。この状態の時に第１．第２制
御信号入力端子２０．２６に第４図（ａｉ 、 （ｂ）
のタイミング信号を入力すれば、次のように動作する。Now, assume that +5V is applied to VDD (high power supply potential), Ov is applied to GND (low power supply potential), and "L" level (Ov) is applied to the signal input terminal 16. In this state, the first. 4 (ai, (b)) to the second control signal input terminal 20.26.
If you input the timing signal, it will operate as follows.
まず、第４図（ａ）の０１区間では、第１制御信号入力
端子２０にＷ″Ｌ″Ｌ″レベルされているため、Ｃ−Ｍ
ＯＳインバータ回路２５は、Ｐ−ＭＯ８１８のソース舎
ドレインが導通し、Ｎ−ＭＯ８１９のソース・ドレイン
間は開放している。よって、Ｃ−ＭＯＳインバータ回路
２５の出力すなわち信号入力端子１６に”Ｈ”レベル（
ＶＤＤｔ位）が出力されようとする。しかし、Ｐ−ＭＯ
８１８のソースＱドレイン間の抵抗値が高く（数１ＯＫ
Ω〜数１００にΩ）、信号入力端子１６に入力されてい
るＬ”レベル（０■）のインピーダンスが低い（数にΩ
）場合には、Ｐ−ＭＯ８１８のソース・ドレイン間で電
圧降下を起こし、信号入力端子１６は”Ｌ″レベル０■
）に保たれる。First, in section 01 of FIG. 4(a), since the first control signal input terminal 20 is at the W"L" level,
In the OS inverter circuit 25, the source and drain of the P-MO 818 are conductive, and the source and drain of the N-MO 819 are open. Therefore, "H" level (
VDDt) is about to be output. However, P-MO
The resistance value between the source Q and drain of 818 is high (several 1 OK)
Ω to several hundred Ω), and the impedance of the L” level (0■) input to the signal input terminal 16 is low (to several 100 Ω).
), a voltage drop occurs between the source and drain of the P-MO818, and the signal input terminal 16 becomes "L" level 0.
) is maintained.
この信号入力端子１６の″Ｌ″レベルは、バッファ１７
ｆ：通してＤ−ＦＦ ２１ 、２２のデータ入力端に伝
達されている。そして、第１制御信号入力端子２０の”
Ｌ ”レベルが”Ｈ”レベルになる直前に第２制御信
号入力端子２６がＬ”レベルから″Ｈ＃レベルに立ち上
がるとすれば、この前縁で、Ｄ−ＦＦ２１は、データ入
力端に入力されているデータ信号を読み込んでＱ出力端
よ多出力するため、第１信号出力端子２３はＩＬ”レベ
ルになる。The "L" level of this signal input terminal 16 is the buffer 17
f: is transmitted to the data input terminals of D-FF 21 and 22 through. Then, the first control signal input terminal 20 "
If the second control signal input terminal 26 rises from the L level to the H# level immediately before the L level becomes the H level, at this leading edge, the D-FF 21 inputs the signal to the data input terminal. Since the first signal output terminal 23 is read in and outputted from the Q output terminal, the first signal output terminal 23 becomes the IL'' level.
次に、第１制御信号入力端子２０に″Ｈ＃レベルが入力
される第４図の０２区間では、Ｃ−ＭＯＳインバータ回
路２５は、Ｐ−ＭＯ８１８のソース榔ドレイン間が開放
し、Ｎ−ＭＯＳｉ２のソース・ドレイン間は導通する。Next, in the 02 section of FIG. 4 when the "H# level is input to the first control signal input terminal 20, the C-MOS inverter circuit 25 opens between the source and drain of the P-MO 818, and the N-MOSi2 conduction between the source and drain of.
このため、Ｃ−ＭＯＳインバータ回路２５の出力すなわ
ち信号入力端子１６に゛Ｌ″レベル（ＧＮＤ電位）が出
力される。この時、信号入力端子１６には″Ｌ＃レベル
（Ｏｖ）が入力されている。このため、信号入力端子１
６は、全く電流が流れることなく ”Ｌ”レベルを保つ
ことになる。Therefore, the "L" level (GND potential) is output to the output of the C-MOS inverter circuit 25, that is, the signal input terminal 16. At this time, the "L# level (Ov) is input to the signal input terminal 16. There is. Therefore, signal input terminal 1
6, no current flows and the "L" level is maintained.
この信号入力端子１６のＩ、 ｎレベルは、バッファ１
７を通してＤ−ＦＦ ２１ 、２２のデータ入力端に伝
達されている。そして、第１制御信号入力端子２０の″
′Ｈ＃レベルが“Ｌ”レベルに変わる直前で第２制御信
号入力端子２６が″Ｈ＃レベルから’Ｌ・レベルに立ち
下がるとすれば、この後縁で、Ｄ−ＦＦ２２は、データ
入力端に入力されているデータ信号を読み込んでＱ出力
端よ多出力するため、第２信号出力端子２４は“Ｌ″レ
ベルなる。The I and n levels of this signal input terminal 16 are the buffer 1
7 to the data input terminals of D-FF 21 and 22. ″ of the first control signal input terminal 20
If the second control signal input terminal 26 falls from the ``H# level to the ``L level'' immediately before the ``H# level changes to the ``L'' level, then at this trailing edge, the D-FF 22 switches the data input terminal to the ``L'' level. The second signal output terminal 24 becomes "L" level because the data signal input to the Q output terminal is read and outputted from the Q output terminal.
次に、信号入力端子１６をオープンにした状態で、第１
および第２制御信号入力端子２０ 、２６に第４図（ａ
） 、 （ｂ） ’ｌｘるタイミング信号を入力すれば
以下のように動作する。Next, with the signal input terminal 16 open, the first
and the second control signal input terminals 20 and 26 as shown in FIG.
), (b) If the timing signal 'lx' is input, the operation will be as follows.
まず、第４図（ａ）のＣ１区間では、第１制御信号入力
端子２０に″Ｌ″レベルが入力されているため、Ｃ−Ｍ
ＯＳインバータ回路２５は、Ｐ−ＭＯ８１８のソース−
ドレインが導通し、Ｎ−ＭＯ８１９のソース−ドレイン
間は開放している。よって、’Ｃ−ＭＯＳインバータ回
路２５の出力すなわち信号入力端子１６にＨ”レベル（
ＶＤＤ電位）が出力される（この状態では電流が全く流
れない）。First, in the C1 section of FIG. 4(a), since the "L" level is input to the first control signal input terminal 20, the C-M
The OS inverter circuit 25 is the source of the P-MO818.
The drain is conductive, and the source and drain of the N-MO 819 are open. Therefore, the output of the C-MOS inverter circuit 25, that is, the signal input terminal 16 has an H level (
VDD potential) is output (no current flows at all in this state).
この信号入力端子１６のＨ”レベルは、ノクツファ１７
を通してＤ−ＦＦ ２１ 、２２のデータ入力端に伝達
されている。そして、第１制御信号入力端子２０の゛Ｌ
″レベルが”Ｈ″レベル変わる直前に第２制御信号入力
端子２６の“Ｌ”レベルが“Ｈ″レベル立ち上がるため
、この前縁で、Ｄ−ＦＦ２１は、データ入力端に入力さ
れているデータ信号を読み込んで出力するため、第１信
号出力端子２３は″Ｈ″レベルとなる。The H” level of this signal input terminal 16 is
The signal is transmitted to the data input terminals of the D-FFs 21 and 22 through the D-FFs 21 and 22. Then, “L” of the first control signal input terminal 20
Since the "L" level of the second control signal input terminal 26 rises to the "H" level immediately before the "H" level changes, at this leading edge, the D-FF 21 changes the data signal input to the data input terminal. Since the signal is read and output, the first signal output terminal 23 becomes "H" level.
次に、第１制御信号入力端子２０に１Ｈ＃レベルが入力
される第４図の０２区間では、Ｃ−ＭＯＳインバータ回
路２５は、Ｄ−ＭＯ８１８のソースΦドレイン間が開放
し、Ｎ−ＭＯＳｉ２のソース・ドレイン間が導通する。Next, in the 02 period of FIG. 4 in which the 1H# level is input to the first control signal input terminal 20, the C-MOS inverter circuit 25 opens the source Φ drain of the D-MO818, and the N-MOSi2 The source and drain become conductive.
このため、Ｃ−ＭＯＳインバータ回路２５の出力すなわ
ち信号入力端子１６は、“Ｌ＃レベル（ＧＮＤ電位）と
なる（この状態でも電流は全く流れない）。Therefore, the output of the C-MOS inverter circuit 25, that is, the signal input terminal 16 becomes "L# level (GND potential) (no current flows at all even in this state)."
信号入力端子１６の”Ｌ”レベルは、バッファ１７を通
してＤ−ＦＦ２１，２２のデータ入力端に伝達される。The "L" level of the signal input terminal 16 is transmitted to the data input terminals of the D-FFs 21 and 22 through the buffer 17.
そして、第１制御信号入力端子２０の“Ｈ”レベルが″
′Ｌ＃レベルに変わる直前で第２制御信号入力端子２６
が１Ｈ”レベルから“Ｌ″レベル立ち下がるとすれば、
この後縁で、Ｄ−ＦＦ ２２は、データ入力端に入力さ
れているデータ信号を読み込んで出力するため、第２信
号出力端子２４は１Ｌ”レベルとなる。Then, the "H" level of the first control signal input terminal 20 is "
'The second control signal input terminal 26 immediately before changing to L# level.
If it falls from the “1H” level to the “L” level, then
At this trailing edge, the D-FF 22 reads and outputs the data signal input to the data input terminal, so the second signal output terminal 24 becomes 1L'' level.
最後に、信号入力端子１６に″″Ｈ＃Ｈ＃レベルし、第
１および第２制御信号入力端子２０ 、２６に第４図（
ａ）、ω）なるタイミング信号を入力すれば以下のよう
に動作する。Finally, the signal input terminal 16 is set to the H#H# level, and the first and second control signal input terminals 20 and 26 are set to the level shown in FIG.
If the timing signals a) and ω) are input, the operation will be as follows.
まず、第４図（ａ）の０１区間では、第１制御信号入力
端子２０に″′Ｌ″レベルが入力されているため、Ｃ−
ＭＯＳインバータ回路２５は、Ｐ−ＭＯ８１８のソース
・ドレイン間が導通し、Ｎ−ＭＯＳｉ２のソース・ドレ
イン間が開放となる。このため、Ｃ−ＭＯＳインバータ
回路２５の出力すなわち信号入力端子１６に′Ｈ”レベ
ル（ＶＤＤ電位）が出力される。First, in section 01 of FIG. 4(a), since the "L" level is input to the first control signal input terminal 20, C-
In the MOS inverter circuit 25, the source and drain of the P-MO 818 are electrically connected, and the source and drain of the N-MOSi2 are open. Therefore, the 'H' level (VDD potential) is outputted to the output of the C-MOS inverter circuit 25, that is, the signal input terminal 16.
この時、信号入力端子１６ＫＵ’Ｈ”レベルが入力され
ている。このため、信号入力端子１６は、全く電流が流
れることなくゝ゛Ｈ″Ｈ″レベルこととなる。At this time, the signal input terminal 16 KU'H" level is being input. Therefore, the signal input terminal 16 is at the "H" level without any current flowing through it.
この信号入力端子１６の“Ｈ＃レベルは、バッファ１７
全通してＤ−ＦＦ ２１ 、２２のデータ入力端に伝達
される。そして、第１制御信号入力端子２０の”Ｌ”レ
ベルが“Ｉ（”レベルに変わる直前に第２制御信号入力
端子２６の６Ｌ＃レベルが“Ｈ”レベルに立ち上がるた
め、この前縁で、Ｄ−ＦＦ２１は、データ入力端に入力
されているデータ信号を読み込んで出力するため、第１
信号出力端子２３は″′Ｈ＃レベルとなる。The “H# level” of this signal input terminal 16 is
The entire data is transmitted to the data input terminals of the D-FFs 21 and 22. Then, just before the "L" level of the first control signal input terminal 20 changes to the "I(" level), the 6L# level of the second control signal input terminal 26 rises to the "H" level, so at this leading edge, the D -FF21 reads the data signal input to the data input terminal and outputs it, so the first
The signal output terminal 23 becomes ``''H# level.
次に、第１制御信号入力端子２０に”Ｈ＃レベルが入力
される第４図の０２区間では、Ｃ−ＭＯＳインバータ回
路２５は、Ｐ−ＭＯ８１８のソース・ドレイン間が開放
し、Ｎ−ＭＯ８１９のソース・ドレイン間が導通する。Next, in the 02 period of FIG. 4 when the "H# level" is input to the first control signal input terminal 20, the C-MOS inverter circuit 25 opens between the source and drain of the P-MO 818, and the N-MO 819 conduction between the source and drain of.
このため、Ｃ−ＭＯＳインバータ回路２５の出力すなわ
ち信号入力端子１６は、Ｌ”レベルＣＧＮＤ電位）が出
力されようとする。Therefore, the output of the C-MOS inverter circuit 25, that is, the signal input terminal 16 is about to output an L'' level (CGND potential).
しかし、Ｎ−ＭＯ８１９のソースφドレイン間の抵抗値
が高く（数１ＯＫΩ〜数１００にΩ）、信号入力端子１
６に入力されている”Ｈ”レベルのインピーダンスが低
い（数にΩ）場合には、Ｎ−ＭＯＳ １９のソース・ド
レイン間で電圧降下を起こし、信号入力端子１６は″′
Ｈ″レベルに保たれる。However, the resistance value between the source φ and drain of N-MO819 is high (several 1 OKΩ to several 100Ω), and the signal input terminal 1
When the impedance of the "H" level input to the input terminal 6 is low (several Ω), a voltage drop occurs between the source and drain of the N-MOS 19, and the signal input terminal 16 becomes
It is maintained at H'' level.
この信号入力端子１６０°′Ｈ＃レベルは、バッファ１
７を通してＤ−ＦＦ２１，２２のデータ入力端に伝達さ
れる。そして、第１制御信号入力端子加が”Ｈ”レベル
から１“Ｌ＃レベルに変わる直前で第２制御信号入力端
子２６が“Ｈ＃レベルかう″Ｌ＃レベルに立ち下がると
すれば、この後縁で、Ｄ−ＦＦ２２は、データ入力端に
入力されているデータ信号で読み込んで出力するため、
第２信号出力端子２４は°“Ｈ”レベルとなる。This signal input terminal 160°'H# level is the buffer 1
7 to the data input terminals of the D-FFs 21 and 22. If the second control signal input terminal 26 falls to the "H# level" or "L# level" immediately before the first control signal input terminal voltage changes from "H" level to 1"L# level, then after this At the edge, the D-FF22 reads and outputs the data signal input to the data input terminal.
The second signal output terminal 24 becomes "H" level.
以上の入出力関係ヲマとめると第２表のようにガる。If we summarize the above input/output relationship, it will be as shown in Table 2.
第 ２ 表
この表から明らかなように、信号入力端子１６へ入力さ
れる”Ｈ”、”オープン”、“Ｌ” レベルは、デコー
ドされて、２つの信号出力端子２３．２４より出力され
る。Table 2 As is clear from this table, the "H", "open", and "L" levels input to the signal input terminal 16 are decoded and output from the two signal output terminals 23 and 24.
ガお、以上の説明では、Ｐ−ＭＯ８１８、Ｎ−ＭＯＳｉ
２のソース・ドレインが導通した時の抵抗値を大きい（
数１ＯＫΩ〜数１００にΩ程度）としたが、この抵抗値
を下げ（数にΩ）て、Ｃ−ＭＯＳイン・り一夕回路の出
力から信号入力端子間に高抵抗（数１０にΩ〜数１０Ｏ
ＫΩ程度）を入れても良い（信号入力端子１６からは、
高抵抗負荷としてのＣ−ＭＯＳインバータ回路となる）
。Gao, in the above explanation, P-MO818, N-MOSi
Increase the resistance value when the source and drain of 2 are conductive (
However, by lowering this resistance value (several Ω), a high resistance (several 10 Ω to several 10 Ω) was set between the output of the C-MOS input circuit and the signal input terminal. Number 10O
(about KΩ) may be inserted (from the signal input terminal 16,
(C-MOS inverter circuit as a high resistance load)
.
１又、記憶手段としてのＤ−ＦＦの読み込ミ用ノヤルス
信号をＤ−ＦＦ ２１ 、２２とも共通化し、前縁と後
縁で読み込むようにしたが、第２および第３タイミング
信号の２つの読み込み用／やルス信号を用いてＤ−ＦＦ
２１と２２を各々別々に制御してもかまわない。ただ、
Ｃ−ＭＯＳインバータ回路のケ゛−ト信号が切り替わる
直前に、２つのＤ−ＦＦは、データ入力端信号をそれぞ
れ又互に読み込む必要がある。1.Also, the reading signal of the D-FF as a storage means is shared with the D-FF 21 and 22, and it is read at the leading edge and the trailing edge, but the two timing signals of the second and third timing signals are D-FF for reading/using pulse signal
21 and 22 may be controlled separately. just,
Immediately before the gate signal of the C-MOS inverter circuit is switched, the two D-FFs must read the data input terminal signals from each other.
しかして、以上のような三状態入力回路によれば、以下
のような利点が有る。However, the three-state input circuit as described above has the following advantages.
（１）従来回路のように入力のオープン状態を判定する
ために必要々分圧回路を必要としないこと、および、こ
の入力回路においてはＣ−ＭＯＳインバータ回路２５を
使用するため、Ｐ−ＭＯ８１８、Ｎ−ＭＯ８１９が同時
に導通し続けることがないため、数１０μＷ程度の極め
て低消費電力で動作が可能となる。々お、この入力回路
において、記憶手段としてのデータフリップフロップ回
路２１ 、２２及びタイミング信号を発生する回路を必
要とするが、これらは、Ｃ−ＭＯ８Ｐ−）回路で構成で
きるため、数１０μ八程度の動作電流しか消費しない。(1) Unlike conventional circuits, a voltage divider circuit is not required to determine the open state of the input, and since this input circuit uses the C-MOS inverter circuit 25, the P-MO818, Since the N-MO 819 does not remain conductive at the same time, operation is possible with extremely low power consumption of about several tens of microwatts. In addition, this input circuit requires data flip-flop circuits 21 and 22 as storage means and a circuit for generating a timing signal, but since these can be constructed from a C-MO8P-) circuit, the circuit size is approximately several tens of μ8. It consumes only 100% operating current.
したがって、入力回路全体の消費電力増加にほとんど影
響を与えない。Therefore, it has almost no effect on the increase in power consumption of the entire input circuit.
（２）この三状態入力回路は、Ｃ−ＭＯＳインバータ回
路２５、バッファ１７のｖＴを厳しく設定する必要がな
いため、電圧変動に強く、従来回路より広い範囲（３Ｖ
〜１６Ｖ）、特に低電圧で使用できる１、又、製造歩留
＃）を大幅に改善できる。(2) This three-state input circuit is resistant to voltage fluctuations, and has a wider range (3V
~16V), which can be used particularly at low voltages, and manufacturing yield #) can be significantly improved.
（発明の効果）
以上説明したように、この発明の三状態入力回路によれ
ば、タイミング信号により順次周期的に入力状態を判定
し、その結果を記憶手段に保持した後、２ビットバイナ
リ信号として出力するようにしたので、低消費電力化が
はかれ、かつ電源電圧変動に強く、シかも使用電源電圧
範囲も広くなる。この発明の三状態入力回路は、端子数
削減を必要とする大規模集積回路において特に有効であ
る。(Effects of the Invention) As explained above, according to the three-state input circuit of the present invention, the input state is sequentially and periodically determined based on the timing signal, the result is stored in the storage means, and then the result is stored as a 2-bit binary signal. Since it is configured to output, it is possible to reduce power consumption, resist power supply voltage fluctuations, and widen the range of power supply voltages that can be used. The three-state input circuit of the present invention is particularly effective in large-scale integrated circuits that require a reduction in the number of terminals.
、第１図は従来の王状態入力回路を示す回路図、第２図
μ第１図の回路で用いるＭＯ８ＦＥＴの電源電位及びグ
ランド電位に対するスレッショルド電圧を示す特性図、
第３図はこの発明による三状態入力回路の一冥施例を示
す回路図、第４図は第３図の回路で用いるタイミング信
号の波形図である。
１６・・・信号入力端子、１７・・・Ｃ−ＭＯＳバッフ
ァ回路、１８・・・ＰチャンネルＭＯ８ＦＥＴ 、１９
・・・ＮチャンネルＭＯ３ＦＥＴ 、２０・・・第１制
御信号入力端子、２１．２２・・・第１．第２のデータ
フリップフロップ回路、２３・・・第１信号出力端子、
２４．。
第２信号出力端子、２５・・・Ｃ−ＭＯＳインバータ回
路、２６・・・第２制御信号入力端子。
第１図
第２図
第３図
第４図
（ｂ）
手続補正書
昭和５９年６月１２０
！１１許庁長官若 杉 和失敗
］、事件の表示
昭和５８年 特 許 願第１６８２６９ 号２ 発明の
名称
三状態入力回路
３ 補正をする者
事件どの関係 特 許 用願人
（０２９）沖電気工業株式会社
４、代理！（
５ｉｌｌｉ正命令の目利 昭和 年 月 日 （自発）
６ 補止の対象
明細省の発明の詳細な説明の欄
７ 補正の内容
芳ト綬チデ誦〒シ
１）明細曹１４頁５行ｒＤ−ＭＯ８ＪをｒＰ−ＭＯ８Ｊ
と訂正する。, FIG. 1 is a circuit diagram showing a conventional king-state input circuit, FIG. 2 is a characteristic diagram showing the threshold voltage with respect to the power supply potential and ground potential of MO8FET used in the circuit of FIG. 1,
FIG. 3 is a circuit diagram showing a final embodiment of the three-state input circuit according to the present invention, and FIG. 4 is a waveform diagram of timing signals used in the circuit of FIG. 3. 16...Signal input terminal, 17...C-MOS buffer circuit, 18...P channel MO8FET, 19
. . . N-channel MO3FET, 20 . . . 1st control signal input terminal, 21. 22 . second data flip-flop circuit, 23...first signal output terminal;
24. . 2nd signal output terminal, 25... C-MOS inverter circuit, 26... 2nd control signal input terminal. Figure 1 Figure 2 Figure 3 Figure 4 (b) Procedural Amendment June 1982 120! 11 Commissioner of the Japan Patent Office Wakasugi Kazu failure], Indication of the case 1982 Patent Application No. 168269 2 Name of the invention Three-state input circuit 3 Person making the amendment What relationship Patent Applicant (029) Oki Electric Industry Co., Ltd. Company 4, agent! (5 illi positive command objective Showa year month day (self-motivated)
6 Column for detailed explanation of the invention of the Ministry of Specifications subject to amendment 7 Contents of the amendment: 1) Specification page 14, line 5 rD-MO8J to rP-MO8J
I am corrected.
Claims (1)
第２の電源電位レベルを伝達する負荷手段としてのＣ−
ＭＯＳインバータ回路と、信号入力端子の入力信号をデ
イヅタル信号に判定するＣ−ＭＯＳバッファ回路と、と
のＣ−ＭＯＳバッファ回路の出力信号を第２タイミング
信号によシ選択的に保持して第１信号出力部へ出力する
第１記憶手段と、第２もしくは第３タイミング信号によ
シ選択的に前記Ｃ−ＭＯＳバッファ回路の出力信号を保
持して第２信号出力部へ出力する第２記憶手段とを具備
してなる三状態入力回路。 （２１Ｃ−ＭＯＳインバータ回路を構成するＰチャンネ
ルＭＯ８ＦＥＴ及びＮ−チャンネルＭＯ８ＦＥＴのソー
ス・ドレイン間が導通した時の抵抗値が数１０にΩから
数１０ＯＫΩ程度の高抵抗であることを特徴とする特許
請求の範囲第１項記載の三状態入力回路。(1) C- as a load means for transmitting the first and second power supply potential levels to the multi-signal input terminal by the first timing signal.
A MOS inverter circuit, a C-MOS buffer circuit that determines the input signal of the signal input terminal as a digital signal, and the output signal of the C-MOS buffer circuit is selectively held by the second timing signal, and the first a first storage means for outputting to the signal output section; and a second storage means for selectively holding the output signal of the C-MOS buffer circuit according to a second or third timing signal and outputting it to the second signal output section. A three-state input circuit comprising: (A patent claim characterized in that the resistance value when the source and drain of the P-channel MO8FET and the N-channel MO8FET constituting the 21C-MOS inverter circuit are electrically connected is a high resistance of several tens of ohms to several tens of OK ohms. The three-state input circuit according to item 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168269A JPS6062234A (en) | 1983-09-14 | 1983-09-14 | Tri-state input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168269A JPS6062234A (en) | 1983-09-14 | 1983-09-14 | Tri-state input circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6062234A true JPS6062234A (en) | 1985-04-10 |
Family
ID=15864882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58168269A Pending JPS6062234A (en) | 1983-09-14 | 1983-09-14 | Tri-state input circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6062234A (en) |
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1983
- 1983-09-14 JP JP58168269A patent/JPS6062234A/en active Pending
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