JPH05313783A - Synchronizing circuit - Google Patents
Synchronizing circuitInfo
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- JPH05313783A JPH05313783A JP4117108A JP11710892A JPH05313783A JP H05313783 A JPH05313783 A JP H05313783A JP 4117108 A JP4117108 A JP 4117108A JP 11710892 A JP11710892 A JP 11710892A JP H05313783 A JPH05313783 A JP H05313783A
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- output
- input
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、動作周波数が異なる回
路間の入出力回路などの非同期動作を行なう回路での同
期回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous circuit in a circuit that performs an asynchronous operation such as an input / output circuit between circuits having different operating frequencies.
【０００２】[0002]
【従来の技術】近年、半導体技術の微細化により、半導
体素子自体は高速な動作が可能となってきており、100M
Hz以上で動作するものも発表されている。しかしなが
ら、この半導体素子を実装する回路基板あるいはメモリ
等の周辺回路では、現在でも高速化が困難であり、数十
MHz程度が限度となっている。このため回路基板を分割
し、マイクロプロッセッサは、高周波数で動作させ、外
部回路は、低周波で動作させることにより、コンピュー
タとして高性能化を行なっている。しかしながら、高周
波で動作している回路と、低周波で動作している回路間
のデータの入出力では、データを正確に受け渡すために
同期を取る必要がある。従来、この同期をとる方法とし
て、図５に示すように高周波と低周波の入出力の部分に
お互い出力する側の回路とおなじ周波数で動作するフリ
ップフロップを２から３つ直列に接続して同期をとる、
あるいはリクエストとアクノレッジを入出力してハンド
シェイクを行ない、 データを入出力する等の方法がと
られていた。2. Description of the Related Art In recent years, the miniaturization of semiconductor technology has made it possible for semiconductor devices to operate at high speed.
Those that operate above Hz have also been announced. However, it is still difficult to increase the speed of peripheral circuits such as a circuit board or a memory on which this semiconductor element is mounted.
The limit is about MHz. Therefore, the circuit board is divided, the microprocessor is operated at a high frequency, and the external circuit is operated at a low frequency, thereby improving the performance of the computer. However, data input / output between a circuit operating at high frequency and a circuit operating at low frequency needs to be synchronized in order to accurately transfer the data. Conventionally, as a method for achieving this synchronization, as shown in FIG. 5, two to three flip-flops that operate at the same frequency as the circuit on the output side of the high and low frequency inputs and outputs are connected in series and synchronized. Take
Alternatively, a method of inputting / outputting a request and an acknowledge, performing a handshake, inputting / outputting data, etc. has been adopted.
【０００３】以下図面を参照しながら、上記した従来の
同期回路の一例について説明する。図５は、D-フリップ
フロップを２つ直列に接続して同期をとる同期回路を示
すものである。図５において、１は入力であり、出力側
と動作周波数が異なっている。２、３はD-フリップフロ
ップである。D-フリップフロップ２の入力には、入力１
が接続され、出力にはD-フリップフロップ３の入力が接
続されている。４は出力側の回路と同期がとられている
同一周波数のクロックであり、D-フリップフロップ２、
３に接続されている。５は出力となっており、D-フリッ
プフロップ３の出力が接続されている。６は信号線であ
りD-フリップフロップ２の出力とD-フリップフロップ３
の入力を接続している。An example of the conventional synchronizing circuit described above will be described below with reference to the drawings. FIG. 5 shows a synchronizing circuit that connects two D-flip-flops in series to achieve synchronization. In FIG. 5, reference numeral 1 denotes an input, which has an operating frequency different from that of the output side. 2 and 3 are D-flip-flops. The input of D-flip-flop 2 is input 1
Is connected, and the output is connected to the input of the D-flip-flop 3. 4 is a clock of the same frequency that is synchronized with the circuit on the output side, and the D-flip-flop 2,
Connected to 3. An output 5 is connected to the output of the D-flip-flop 3. 6 is a signal line, which is the output of the D-flip-flop 2 and the D-flip-flop 3
The inputs are connected.
【０００４】以上のように構成された同期回路につい
て、以下その動作について説明する。外部から入力１に
入力された信号は、クロック４に同期してD-フリップフ
ロップ２に入力される。しかしながら入力１に入る信号
は非同期に入力されるため、D-フリップフロップ２のセ
ットアップ時間を常に満たして入力されるわけではな
い。よってセットアップ時間を満たさない場合、D-フリ
ップフロップ２の出力は不安定となり、出力の電位が図
６に示すように確定しないメタステーブル状態となる可
能性もある。このためD-フリップフロップ３によって、
D-フリップフロップ２のデータを受けることにより、不
安定状態が安定したタイミングでデータを受け、安定し
た信号を出力側に伝えている。さらに確実にデータを出
力するために、もう一段D-フリップフロップが付いた構
成も使用されている。The operation of the synchronous circuit configured as described above will be described below. The signal input to the input 1 from the outside is input to the D-flip-flop 2 in synchronization with the clock 4. However, since the signal input to the input 1 is input asynchronously, the setup time of the D-flip-flop 2 is not always satisfied. Therefore, when the setup time is not satisfied, the output of the D-flip-flop 2 becomes unstable, and the potential of the output may be in an unstable metastable state as shown in FIG. Therefore, by the D-flip-flop 3,
By receiving the data of the D-flip-flop 2, the unstable state receives the data at a stable timing and transmits a stable signal to the output side. In order to output the data more reliably, a configuration with another D-flip-flop is also used.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、このよ
うな方法では同期のためのオーバヘッドが大きく、フリ
ップフロップを用いるものでは、２から３サイクルのオ
ーバヘッドが発生し、ハンドシェイクではリクエスト信
号を受けるまで数サイクル、アクノレッジを受けるまで
さらに数サイクルかかり、さらにオーバヘッドが大きく
なる。However, in such a method, the overhead for synchronization is large, and in the case of using the flip-flop, the overhead of 2 to 3 cycles occurs, and in the handshake, it takes several seconds until the request signal is received. It takes several more cycles to receive the cycle and acknowledge, and the overhead becomes larger.
【０００６】本発明は上記問題点に鑑み、オーバヘッド
を小さくした同期回路を提供するものである。In view of the above problems, the present invention provides a synchronizing circuit with reduced overhead.
【０００７】[0007]
【課題を解決するための手段】上記問題点を解決するた
めに本発明の同期回路は、第１のラッチと第２のラッチ
とインバータによって構成され、前記第１のラッチにク
ロックとセレクタの出力が入力し、前記第１のラッチの
出力がセレクタと前記第２のラッチに接続され、前記第
２のラッチは、さらに前記クロックを入力する前記イン
バータの出力を入力し、外部にデータを出力するD-フリ
ップフロップと、クロックと同期せずに外部から入力さ
れる入力と前記第１のラッチの出力を、制御信号によっ
て選択するセレクタと、前記クロックを入力し、前記セ
レクタの制御信号を生成する遅延回路とを有し、前記遅
延回路が、D-フリップフロップの(クロック周期-セット
アップ時間)に設定され、セットアップタイム以降は前
記セレクタによって、前記第１のラッチの出力を選択す
ることにより、D-フリップフロップがメタステーブル状
態とならないことを特徴とする同期回路である。In order to solve the above problems, the synchronous circuit of the present invention comprises a first latch, a second latch and an inverter, and the first latch outputs a clock and an output of a selector. Is input, the output of the first latch is connected to the selector and the second latch, and the second latch further inputs the output of the inverter for inputting the clock and outputs data to the outside. A D-flip-flop, a selector for selecting an input input from outside without synchronizing with a clock and an output of the first latch by a control signal, and a selector for inputting the clock and generating a control signal for the selector And a delay circuit, the delay circuit is set to the D-flip-flop (clock cycle-setup time), after the setup time by the selector, The synchronous circuit is characterized in that the D-flip-flop is not brought into a metastable state by selecting the output of the first latch.
【０００８】また本発明の同期回路は、第１のラッチと
第２のラッチとインバータによって構成され、前記第１
のラッチにクロックを入力する前記インバータの出力と
セレクタの出力が入力し、前記第１のラッチの出力がセ
レクタと前記第２のラッチに接続され、前記第２のラッ
チは、さらに前記クロックを入力し、外部にデータを出
力するD-フリップフロップと、クロックと同期せずに外
部から入力される入力と前記第１のラッチの出力を、制
御信号によって選択するセレクタと、前記クロックを入
力し、前記セレクタの制御信号を生成する遅延回路とを
有し、 前記遅延回路の遅延が、D-フリップフロップの
(クロック周期-セットアップ時間)に設定され、セット
アップタイム以降は前記セレクタによって、前記第１の
ラッチの出力を選択することにより、D-フリップフロッ
プがメタステーブル状態とならないことを特徴とする同
期回路である。Further, the synchronizing circuit of the present invention comprises a first latch, a second latch and an inverter, and
The output of the inverter for inputting a clock to the latch and the output of the selector are input, the output of the first latch is connected to the selector and the second latch, and the second latch further inputs the clock. Then, a D-flip-flop that outputs data to the outside, a selector that selects an input input from the outside without synchronizing with a clock and an output of the first latch by a control signal, and the clock is input, A delay circuit for generating a control signal of the selector, wherein the delay of the delay circuit is
(Clock cycle-setup time), and after the setup time, the selector selects the output of the first latch to prevent the D-flip-flop from entering the metastable state. is there.
【０００９】また本発明の同期回路は、請求項１,２記
載の第１のラッチの入力の閾値がハイレベルあるいはロ
ウレベルにシフトしていることを特徴とする同期回路で
ある。Further, the synchronizing circuit of the present invention is characterized in that the threshold value of the input of the first latch described in claims 1 and 2 is shifted to a high level or a low level.
【００１０】[0010]
【作用】本発明は上記した構成によって、非同期入力さ
れる入力とフリップフロップ内に書き込まれた値とを、
セレクタによって選択し、前記セレクタの制御信号を遅
延手段によってセットアップ時間に合わせて生成するこ
とにより、セットアップ時間以降はD-フリップフロップ
の入力信号を変化しないようにして、メタステーブル状
態をなくし、よって安定な動作が可能となる。According to the present invention, with the above-mentioned configuration, the input that is asynchronously input and the value that is written in the flip-flop are
By selecting by the selector and generating the control signal of the selector according to the setup time by the delay means, the input signal of the D-flip-flop is not changed after the setup time, eliminating the metastable state, and thus stable. Various operations are possible.
【００１１】また本発明の同期回路は、第１のラッチの
入力の閾値がハイレベルあるいはロウレベルにシフトし
ていることによりメタステーブル状態を短くしより安定
動作を行なう。Further, the synchronizing circuit of the present invention shortens the metastable state by the shift of the threshold value of the input of the first latch to the high level or the low level and performs a more stable operation.
【００１２】[0012]
【実施例】以下本発明の一実施例の同期回路について、
図面を参照しながら説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A synchronous circuit according to an embodiment of the present invention will be described below.
A description will be given with reference to the drawings.
【００１３】（実施例１）図１は本発明の請求項１の一
実施例における同期回路の回路図である。図１におい
て、１は入力であり、出力側の動作周波数と異なってい
る。２はクロックであり、出力側の回路と同期してお
り、同一の周波数となっている。３は遅延手段であり
（クロック周期-セットアップ時間）の遅延を発生させ
ている。遅延手段３には、クロック２が入力されてい
る。遅延回路３はインバータチェーンで構成されてい
る。４はセレクタであり、入力１とインバータ１１の出
力とのセレクトを行なう。セレクタ４の制御信号として
遅延手段３の出力が入力されている。５はD-フリップフ
ロップであり、セレクタ４の出力が出力線７を介して入
力しており、さらにクロック２が入力されている。６は
出力であり、D-フリップフロップ５の出力が接続されて
いる。７はセレクタ４とD-フリップフロップを接続する
出力線である。８、９はD-フリップフロップ５を構成す
るラッチであり、ラッチ８は第１のラッチに相当し、出
力線７が入力に接続され、さらにインバータ１２を介し
てクロック２に接続されている。また出力はラッチ９の
入力および信号線１０を介してインバータ１１の入力に
接続されている。ラッチ９は第２のラッチに相当し、ラ
ッチ８の出力およびクロック２を入力し、出力６に出力
している。１０は信号線であり、ラッチ８の出力とイン
バータ１１を接続している。１１はインバータであり、
出力はセレクタ４に入力されている。１２はインバータ
であり、第１のインバータに相当し、クロック２に接続
され、ラッチ８に出力している。(Embodiment 1) FIG. 1 is a circuit diagram of a synchronizing circuit according to an embodiment of claim 1 of the present invention. In FIG. 1, 1 is an input, which is different from the operating frequency on the output side. Reference numeral 2 is a clock, which is synchronized with the circuit on the output side and has the same frequency. Reference numeral 3 is a delay means which causes a delay of (clock cycle-setup time). The clock 2 is input to the delay unit 3. The delay circuit 3 is composed of an inverter chain. Reference numeral 4 is a selector, which selects between the input 1 and the output of the inverter 11. The output of the delay unit 3 is input as the control signal of the selector 4. Reference numeral 5 is a D-flip-flop, the output of the selector 4 is input through the output line 7, and the clock 2 is also input. An output 6 is connected to the output of the D-flip-flop 5. An output line 7 connects the selector 4 and the D-flip-flop. Reference numerals 8 and 9 are latches forming the D-flip-flop 5, and the latch 8 corresponds to the first latch, the output line 7 is connected to the input, and further connected to the clock 2 via the inverter 12. The output is also connected to the input of the latch 9 and the input of the inverter 11 via the signal line 10. The latch 9 corresponds to the second latch, and receives the output of the latch 8 and the clock 2 and outputs the output 6. Reference numeral 10 is a signal line, which connects the output of the latch 8 and the inverter 11. 11 is an inverter,
The output is input to the selector 4. Reference numeral 12 denotes an inverter, which corresponds to the first inverter, is connected to the clock 2 and outputs the data to the latch 8.
【００１４】以上のように構成された同期回路につい
て、以下図１及び図２を用いてその動作を説明する。図
２は上記同期回路のタイミング図である。図２中、クロ
ック１は図１のクロック２を示している。またクロック
２は図１の入力１が同期しているクロックを示す。入力
は図１で入力１からの入力信号を示し、遅延回路出力は
遅延回路３の出力を示す。出力線７、信号線１０、出力
６はそれぞれ図１に対応している。図２中１の期間で
は、入力がセットアップ時間を満たさずに変化してい
る。このとき遅延回路３の出力は、セットアップ時間に
合わせて発生しているので、セットアップ時間でセレク
タ４が切り変わり、すでにラッチ８に書き込まれている
データが選択されて、出力線７には入力１の変化は伝搬
せず、よってセットアップ時間を満たして、データをフ
リップフロップ５に書くことができ、安定な動作を保証
できる。次のサイクルで再度セレクタ４が入力１を選択
した時は、データは確定しているので出力線７のデータ
はセットアップ時間前に変化して確定しており、安定に
書き込み可能である。The operation of the synchronous circuit configured as described above will be described below with reference to FIGS. 1 and 2. FIG. 2 is a timing chart of the synchronous circuit. In FIG. 2, clock 1 indicates clock 2 in FIG. Clock 2 indicates a clock with which the input 1 of FIG. 1 is synchronized. The input indicates the input signal from the input 1 in FIG. 1, and the delay circuit output indicates the output of the delay circuit 3. The output line 7, the signal line 10, and the output 6 correspond to FIG. In the period 1 in FIG. 2, the input changes without satisfying the setup time. At this time, since the output of the delay circuit 3 is generated in accordance with the setup time, the selector 4 switches at the setup time, the data already written in the latch 8 is selected, and the input 1 is input to the output line 7. Does not propagate, so that the setup time can be satisfied and data can be written to the flip-flop 5, and stable operation can be guaranteed. When the selector 4 selects the input 1 again in the next cycle, the data is fixed, so the data on the output line 7 changes and is fixed before the setup time, and stable writing is possible.
【００１５】以上のように本実施例では、セットアップ
時間以降に入力されたデータは次のサイクルでデータを
出力でき、セットアップ時間以前に入力されたデータは
そのサイクルでデータを渡すことができ、その結果非同
期動作でのデータ入出力時のオーバヘッドを図２で示す
ように最大２サイクルと少なくし、高速化することがで
きる。As described above, in this embodiment, the data input after the setup time can output the data in the next cycle, and the data input before the setup time can pass the data in that cycle. As a result, the overhead at the time of data input / output in the asynchronous operation can be reduced to a maximum of 2 cycles as shown in FIG.
【００１６】なお、本実施例ではD-フリップフロップと
してポジティブエッジのものであるが、インバータ１２
をラッチ９のE端子と入れ替えることにより、ネガティ
ブエッジにすることも可能である。遅延手段３には、イ
ンバータチェーン等で構成しているが、その他の容量あ
るいは抵抗、論理ゲートのチェーン等も使用可能であ
る。In the present embodiment, the D-flip flop has a positive edge, but the inverter 12
It is also possible to make a negative edge by replacing E with the E terminal of the latch 9. The delay means 3 is composed of an inverter chain or the like, but other capacitance or resistance, a logic gate chain or the like can be used.
【００１７】（実施例２）図３は本発明の請求項２の一
実施例における同期回路の回路図である。本実施例で
は、図１の回路でラッチ８を閾値をロウレベルへシフト
していることを特徴としている。閾値のシフトは、ラッ
チを構成するトランジスタのゲート幅をNchとPchで異な
るドライブ能力にすることによって実現している。(Second Embodiment) FIG. 3 is a circuit diagram of a synchronizing circuit according to a second embodiment of the present invention. The present embodiment is characterized in that the threshold of the latch 8 is shifted to the low level in the circuit of FIG. The shift of the threshold value is realized by making the gate widths of the transistors forming the latch different drive capacities for Nch and Pch.
【００１８】以下に図４を用いて本実施例の動作につい
て説明する。図１の回路では、例えば遅延回路出力が温
度あるいは電圧の変化等で信号のタイミングが変化した
場合、図４の１の部分の信号線７のように一時的にセッ
トアップ時間内でデータが変化する可能性がある。この
場合図１の回路ではメタステーブル状態となり不安定動
作の要因となる。図３の回路はこれを防ぐためにラッチ
８の閾値電圧をロウレベルにシフトしたもので、この結
果メタステーブル状態になっても、ロウレベル側に遷移
することによって出力が安定し、不安定動作を防ぐもの
である。なお本実施例ではロウレベルシフトのものを使
用したが、ハイレベルシフトとすることも可能である。The operation of this embodiment will be described below with reference to FIG. In the circuit of FIG. 1, for example, when the output of the delay circuit changes the timing of the signal due to a change in temperature or voltage, the data changes temporarily within the setup time like the signal line 7 in the portion 1 in FIG. there is a possibility. In this case, the circuit of FIG. 1 is in a metastable state, which causes unstable operation. In order to prevent this, the circuit of FIG. 3 shifts the threshold voltage of the latch 8 to a low level. Even if the metastable state is reached as a result, the output is stabilized by the transition to the low level side, and an unstable operation is prevented. Is. In this embodiment, the low level shift is used, but it is also possible to use the high level shift.
【００１９】[0019]
【発明の効果】以上のように本発明は、第１のラッチと
第２のラッチとインバータによって構成され、前記第１
のラッチにクロックとセレクタの出力が入力し、前記第
１のラッチの出力がセレクタと前記第２のラッチに接続
され、前記第２のラッチは、さらに前記クロックを入力
する前記インバータの出力を入力し、外部にデータを出
力するD-フリップフロップと、クロックと同期せずに外
部から入力される入力と前記第１のラッチの出力を、制
御信号によって選択するセレクタと、能にするものであ
る。前記クロックを入力し、前記セレクタの制御信号を
生成する遅延回路によって構成され、前記遅延回路が、
D-フリップフロップの(クロック周期-セットアップ時
間)に設定され、セットアップタイム以降は前記セレク
タによって、前記第１のラッチの出力を選択することに
より、D-フリップフロップがメタステーブル状態となら
ないことを保証し、よって非同期動作でのデータの入出
力のオーバヘッドを少なくし高速化を可能にするもので
ある。As described above, the present invention comprises the first latch, the second latch and the inverter, and the first latch
The latch and the output of the selector are input to the latch, the output of the first latch is connected to the selector and the second latch, and the second latch further inputs the output of the inverter for inputting the clock. The D-flip-flop that outputs data to the outside and the selector that selects the input from the outside without synchronizing with the clock and the output of the first latch by the control signal are used. .. The delay circuit is configured by inputting the clock and generating a control signal for the selector.
It is set to the (clock cycle-setup time) of the D-flip-flop, and after the setup time, the selector selects the output of the first latch to ensure that the D-flip-flop does not enter the metastable state. Therefore, the overhead of data input / output in the asynchronous operation is reduced and the speed can be increased.
【００２０】また本発明は請求項１記載の第１のラッチ
の入力の閾値がハイレベルあるいはロウレベルにシフト
していることによりメタステーブル状態を短くして、よ
り安定動作を行なうことを実現することにより、D-フリ
ップフロップがメタステーブル状態とならないことを保
証し、よって非同期動作でのデータの入出力のオーバヘ
ッドを少なくし高速化を可能にするものである。Further, the present invention realizes more stable operation by shortening the metastable state by shifting the threshold value of the input of the first latch according to claim 1 to high level or low level. This guarantees that the D-flip-flop will not be in the metastable state, thus reducing the data input / output overhead in asynchronous operation and enabling high speed operation.
【図１】本発明の第１の実施例における同期回路の回路
図FIG. 1 is a circuit diagram of a synchronizing circuit according to a first embodiment of the present invention.
【図２】同実施例における同期回路のタイミング図FIG. 2 is a timing diagram of a synchronizing circuit in the same embodiment.
【図３】本発明の第２の実施例における同期回路の回路
図FIG. 3 is a circuit diagram of a synchronizing circuit according to a second embodiment of the present invention.
【図４】同実施例における同期回路のタイミング図FIG. 4 is a timing diagram of the synchronizing circuit in the embodiment.
【図５】従来の同期回路の回路図FIG. 5 is a circuit diagram of a conventional synchronizing circuit.
【図６】従来の同期回路のタイミング図FIG. 6 is a timing diagram of a conventional synchronizing circuit.
１ 入力 ２ クロック ３ 遅延手段 ４ セレクタ ５ D-フリップフロップ ６ 出力 ７ 出力線 ８,９ ラッチ １０ 信号線 １１,１２ インバータ 1 Input 2 Clock 3 Delay Means 4 Selector 5 D-Flip Flop 6 Output 7 Output Line 8,9 Latch 10 Signal Line 11,12 Inverter
Claims (3)
によって構成され、前記第１のラッチにクロックとセレ
クタの出力が入力し、前記第１のラッチの出力がセレク
タと前記第２のラッチに接続され、前記第２のラッチ
は、さらに前記クロックを入力する前記インバータの出
力を入力し、外部にデータを出力するD-フリップフロッ
プと、 クロックと同期せずに外部から入力される入力と前記第
１のラッチの出力を、制御信号によって選択するセレク
タと、 前記クロックを入力し、前記セレクタの制御信号を生成
する遅延回路とを有し、 前記遅延回路の遅延が、D-フリップフロップの(クロッ
ク周期-セットアップ時間)に設定され、セットアップタ
イム以降は前記セレクタによって、前記第１のラッチの
出力を選択することにより、D-フリップフロップがメタ
ステーブル状態とならないことを特徴とする同期回路。1. A first latch, a second latch, and an inverter, wherein a clock and an output of a selector are input to the first latch, and an output of the first latch is a selector and the second latch. The second latch further has a D-flip-flop that inputs the output of the inverter that inputs the clock and outputs data to the outside, and an input that is input from the outside without synchronizing with the clock. A selector for selecting the output of the first latch by a control signal; and a delay circuit for inputting the clock and generating a control signal for the selector, wherein the delay of the delay circuit is a D-flip-flop. (Clock cycle-setup time), and after the setup time, the selector selects the output of the first latch to output the D-flip. Synchronizing circuit flop, characterized in that not a metastable state.
によって構成され、前記第１のラッチにクロックを入力
する前記インバータの出力とセレクタの出力が入力し、
前記第１のラッチの出力がセレクタと前記第２のラッチ
に接続され、前記第２のラッチは、さらに前記クロック
を入力し、外部にデータを出力するD-フリップフロップ
と、 クロックと同期せずに外部から入力される入力と前記第
１のラッチの出力を、制御信号によって選択するセレク
タと、 前記クロックを入力し、前記セレクタの制御信号を生成
する遅延回路とを有し、 前記遅延回路の遅延が、D-フリップフロップの(クロッ
ク周期-セットアップ時間)に設定され、セットアップタ
イム以降は前記セレクタによって、前記第１のラッチの
出力を選択することにより、D-フリップフロップがメタ
ステーブル状態とならないことを特徴とする同期回路。2. A first latch, a second latch and an inverter, wherein the output of the inverter for inputting a clock to the first latch and the output of the selector are input,
The output of the first latch is connected to the selector and the second latch, and the second latch further receives a D-flip-flop that inputs the clock and outputs data to the outside, and is not synchronized with the clock. An input input from the outside and an output of the first latch by a control signal, and a delay circuit that inputs the clock and generates a control signal of the selector, The delay is set to (clock period-setup time) of the D-flip-flop, and after the setup time, the selector selects the output of the first latch, so that the D-flip-flop does not enter the metastable state. A synchronous circuit characterized by the above.
の入力の閾値がハイレベルあるいはロウレベルにシフト
していることを特徴とする同期回路。3. A synchronizing circuit, wherein the threshold value of the input of the first latch according to claim 1 or 2 is shifted to a high level or a low level.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4117108A JPH05313783A (en) | 1992-05-11 | 1992-05-11 | Synchronizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4117108A JPH05313783A (en) | 1992-05-11 | 1992-05-11 | Synchronizing circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05313783A true JPH05313783A (en) | 1993-11-26 |
Family
ID=14703611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4117108A Pending JPH05313783A (en) | 1992-05-11 | 1992-05-11 | Synchronizing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05313783A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006236060A (en) * | 2005-02-25 | 2006-09-07 | Nec Micro Systems Ltd | Bus interface circuit |
| JP2008054324A (en) * | 2006-08-24 | 2008-03-06 | Altera Corp | Write leveling implementation in programmable logic device |
-
1992
- 1992-05-11 JP JP4117108A patent/JPH05313783A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006236060A (en) * | 2005-02-25 | 2006-09-07 | Nec Micro Systems Ltd | Bus interface circuit |
| JP4620492B2 (en) * | 2005-02-25 | 2011-01-26 | ルネサスエレクトロニクス株式会社 | Bus interface circuit |
| JP2008054324A (en) * | 2006-08-24 | 2008-03-06 | Altera Corp | Write leveling implementation in programmable logic device |
| JP2013157978A (en) * | 2006-08-24 | 2013-08-15 | Altera Corp | Write-leveling implementation in programmable logic devices |
| US8671303B2 (en) | 2006-08-24 | 2014-03-11 | Altera Corporation | Write-leveling implementation in programmable logic devices |
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