JPH04186913A - Edge detecting circuit - Google Patents
Edge detecting circuitInfo
- Publication number
- JPH04186913A JPH04186913A JP2316788A JP31678890A JPH04186913A JP H04186913 A JPH04186913 A JP H04186913A JP 2316788 A JP2316788 A JP 2316788A JP 31678890 A JP31678890 A JP 31678890A JP H04186913 A JPH04186913 A JP H04186913A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- output signal
- input
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 12
- 238000003708 edge detection Methods 0.000 claims description 42
- 230000000630 rising effect Effects 0.000 claims description 26
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 39
- 238000010586 diagram Methods 0.000 description 16
- 238000001514 detection method Methods 0.000 description 11
- 238000006243 chemical reaction Methods 0.000 description 3
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 2
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 241000257465 Echinoidea Species 0.000 description 1
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Description
【発明の詳細な説明】
［概要］
エツジ検出回路に関し、詳しくは入力信号の立ち上がり
又は立ち下がりを検出する検出回路に関し、
正確でかつ、精度の高い入力信号の立ち上がり又は立ち
下がりの検出信号を作ることができることを目的とし、
反転動作した入力信号をクロック信号の立ち上がりに同
期して出力する第１のフリップフロップと、前記第１の
フリップフロップの出力信号を前記クロック信号の反転
信号の立ち上がりに同期して出力する第２のフリップフ
ロップと、前記第１゜２のフリップフロップの出力信号
に基づいてクロック信号の１パルス幅と同期した出力信
号を出力する出力回路とから構成した。[Detailed Description of the Invention] [Summary] This invention relates to an edge detection circuit, more specifically, to a detection circuit that detects the rising edge or falling edge of an input signal, and produces an accurate and highly accurate detection signal for the rising edge or falling edge of an input signal. A first flip-flop outputs an inverted input signal in synchronization with the rising edge of a clock signal, and an output signal of the first flip-flop is synchronized with the rising edge of the inverted signal of the clock signal. and an output circuit that outputs an output signal synchronized with one pulse width of a clock signal based on the output signal of the first flip-flop.
［産業上の利用分野コ
本発明はエツジ検出回路に関し、詳しくは入力信号の立
ち上がり又は立ち下がりを検出する検出回路に関するも
のである。[Industrial Field of Application] The present invention relates to an edge detection circuit, and more particularly to a detection circuit that detects the rise or fall of an input signal.
エツジ検出回路の出力信号は、例えば非同期入力信号変
化の検出信号あるいは演算装置において次の新たな動作
を実行させるためのタイミング信号等に利用されている
。そのため、正確なエツジ検出及び精度の高い検出が要
求されている。The output signal of the edge detection circuit is used, for example, as a detection signal for a change in an asynchronous input signal or as a timing signal for executing a next new operation in an arithmetic unit. Therefore, accurate edge detection and highly accurate detection are required.
［従来の技術］
エツジ検出回路は入力信号の立ち上がり又は立ち下がり
を検出し、所定のパルス幅のパルス信号を出力している
。そして、その出力信号は種々の回路に対して動作を開
始させたり、終了させたりするためのタイミング信号等
に利用されている。[Prior Art] An edge detection circuit detects the rise or fall of an input signal and outputs a pulse signal with a predetermined pulse width. The output signals are used as timing signals for starting and ending operations of various circuits.
そして、従来一般に入力信号の立ち上がりを検出するエ
ツジ検出回路を第１Ｏ図、立ち下がりを検出するエツジ
検出回路を第１２図に示す。FIG. 1O shows an edge detection circuit that conventionally detects the rise of an input signal, and FIG. 12 shows an edge detection circuit that detects the fall of an input signal.
即ち、第１Ｏ図に示す入力信号Ａの立ち上がりを検出す
るエツジ検出回路は、ＮＡＮＤ回路３０に対して直接入
力信号Ａを入力するとともに、３個のインバータ回路３
１からなるデイレイ回路３２を介して入力信号Ｂを入力
し、そのＮＡＮＤ回路３０の出力信号をＮＯＴ回路３３
を介して出力信号Ｘとして出力させるようにしたもので
ある。That is, the edge detection circuit that detects the rising edge of the input signal A shown in FIG.
The input signal B is inputted through the delay circuit 32 consisting of 1, and the output signal of the NAND circuit 30 is sent to the NOT circuit 33.
The output signal is outputted as an output signal X via the .
つまり、第１′１図に示すように、Ｈレベルの入力信号
Ａの立ち上がりに基づいてＮＡＮＤ回路３０の出力はＬ
レベルに立ち下がり、このＬレベルの信号がＮＯＴ回路
３３に出力される。そのため、ＮＯＴ回路３３によって
Ｈレベルの出力信号Ｘか出力される。そして、前記Ｈレ
ベルの入力信号Ａはデイレイ回路３２により遅延され、
Ｌレベルの入力信号ＢとなってＮＡＮＤ回路３０に入力
される。In other words, as shown in FIG.
This L level signal is output to the NOT circuit 33. Therefore, the NOT circuit 33 outputs an H level output signal X. The H level input signal A is delayed by a delay circuit 32,
The input signal B becomes an L level input signal and is input to the NAND circuit 30.
従って、ＮＡＮＤ回路３０の出力はＨレベルに立ち上が
り、ＮＯＴ回路３３によってＬレベルの出力信号Ｘか出
力されるっ従って、出力信号Ｘのパルス幅はデイレイ回
路３２の遅延時間によって決定される。Therefore, the output of the NAND circuit 30 rises to the H level, and the NOT circuit 33 outputs the L level output signal X. Therefore, the pulse width of the output signal X is determined by the delay time of the delay circuit 32.
又、第１２図に示す入力信号Ａの立ち下がりを検出する
エツジ検出回路は、ＮＯＲ回路３４に対して直接入力信
号Ａを入力するとともに、３個のインバータ回路３１か
らなるデイレイ回路３２を介して入力信号Ｂを入力し、
そのＮＯＲ回路３４の出力信号を出力信号Ｘとして出力
させるようにしたものである。The edge detection circuit shown in FIG. 12 that detects the falling edge of the input signal A inputs the input signal A directly to the NOR circuit 34, and also inputs the input signal A directly to the NOR circuit 34, and also inputs the input signal A through the delay circuit 32 consisting of three inverter circuits 31. Input input signal B,
The output signal of the NOR circuit 34 is outputted as the output signal X.
つまり、第１３図に示すように、Ｌレベルの入力信号Ａ
がＨレベルに立ち上がると、ＮＯＲ回路３４にはＨレベ
ルの入力信号Ａが入力される。又、デイレイ回路３２に
よってＨレベルの入力信号Ｂが該ＮＯＲ回路３４に入力
されているため、デイレイ回路３２はＬレベルの出力信
号Ｘを出力する。In other words, as shown in FIG.
When the signal A rises to the H level, the input signal A at the H level is input to the NOR circuit 34. Furthermore, since the input signal B at the H level is inputted to the NOR circuit 34 by the delay circuit 32, the delay circuit 32 outputs the output signal X at the L level.
そして、デイレイ回路３２により入力信号ＢがＬレベル
に立ち下がってもＮＯＲ回路３４のＬレベルの出力は変
化せず、Ｌレベルの出力信号Ｘを出力する。Even when the input signal B falls to the L level by the delay circuit 32, the L level output of the NOR circuit 34 does not change and outputs the L level output signal X.
次に、入力信号ＡがＬレベルに立ち下がるとＮＯＲ回路
３４にはＬレベルの入力信号が入力される。又、デイレ
イ回路３２からＬレベルの入力信号ＢがＮＯＲ回路３４
に入力されていることから、ＮＯＲ回路３４はＨレベル
の出力信号Ｘを出力する。その後、デイレイ回路３２に
よって入力信号ＢがＨレベルになるため、ＮＯＲ回路３
４はＬレベルの出力信号Ｘを出力する。Next, when the input signal A falls to the L level, an L level input signal is input to the NOR circuit 34. In addition, the L level input signal B from the delay circuit 32 is sent to the NOR circuit 34.
, the NOR circuit 34 outputs an H-level output signal X. After that, since the input signal B becomes H level by the delay circuit 32, the NOR circuit 3
4 outputs an output signal X at L level.
従って、出力信号Ｘのパルス幅はデイレイ回路３２の遅
延時間によって決定される。Therefore, the pulse width of the output signal X is determined by the delay time of the delay circuit 32.
尚、立ち上がり及び立ち下がり検出回路は両回路を組み
合わせることによって作っていた。Note that the rise and fall detection circuits were made by combining both circuits.
［発明が解決しようとする課題］
しかしながら、入力信号の立ち上がり又は立ち下がりを
検出した出力信号Ｘにより新たな動作を実行させるため
のタイミング信号としているが、出力信号Ｘのパルス幅
を変更して前記以外の動作のタイミング信号等にしたい
場合がある。[Problems to be Solved by the Invention] However, although the output signal X that detects the rise or fall of the input signal is used as a timing signal for executing a new operation, the pulse width of the output signal There are cases where it is desired to use the timing signal for other operations.
この場合、デイレイ回路３２を構成するインバータ回路
３１の個数を増加させることが考えられるが、インバー
タ回路３１の素子数を増やすことにより前記エツジ検出
回路を構成するチップ面積が増加してしまうとともに、
素子が製造段階におけるバラツキによって遅延時間を正
確に設定することができず、正確なパルス幅の検出信号
をえることができないという間跡がある。In this case, increasing the number of inverter circuits 31 constituting the delay circuit 32 may be considered, but increasing the number of elements in the inverter circuit 31 increases the chip area constituting the edge detection circuit.
There are signs that the delay time cannot be set accurately due to variations in the manufacturing process of the device, making it impossible to obtain a detection signal with an accurate pulse width.
本発明は上記問題点を解決するためになされたものであ
って、その目的は正確でかつ、精度の高い入力信号の立
ち上がり又は立ち下がりの検出信号を作ることができる
エツジ検出回路を提供することにある。The present invention has been made to solve the above problems, and its purpose is to provide an edge detection circuit that can generate an accurate and highly accurate detection signal for the rise or fall of an input signal. It is in.
［課題を解決するための手段］ 第１図は本発明の原理説明図である。[Means to solve the problem] FIG. 1 is a diagram explaining the principle of the present invention.
第１のフリップフロップ１の入力端子には外部からの入
力信号Ａが入力されるとともに、クロック信号ＣＬＫが
入力され、クロック信号ＣＬＫの反転動作（立ち上がり
）に同期してその時の入力信号Ａの論理値を出力するよ
うになっている。The input terminal of the first flip-flop 1 receives an external input signal A, and also receives a clock signal CLK, and synchronizes with the inversion operation (rising edge) of the clock signal CLK to synchronize the logic of the input signal A at that time. It is designed to output the value.
前記第１のフリップフロップｌの出力端子は第２のフリ
ップフロップ２の入力端子に接続されるとともに、出力
回路３に接続されている。又、前記第２のフリップフロ
ップ２の出力端子は前記出力回路３に接続されている。The output terminal of the first flip-flop l is connected to the input terminal of the second flip-flop 2, and is also connected to the output circuit 3. Further, the output terminal of the second flip-flop 2 is connected to the output circuit 3.
そして、第２のフリップフロップ２には前記クロック信
号ＣＬＫが入力されるようになっている。The clock signal CLK is input to the second flip-flop 2.
この第２のフリップフロップ２は前記第１のフリップフ
ロップ１の出力信号及びクロック信号ＣＬＫの反転動作
（立ち下がり）に基づいてその時の第１のフリップフロ
ップ１の出力信号の論理値を出力端子から出力するよ−
うになっている。そして、前記出力回路３は第１，２の
フリップフロップ１，２の出力信号に基づいてクロック
信号ＣＬＫの１パルス幅と同期した出力信号Ｘを出力す
るようになっている。The second flip-flop 2 outputs the logical value of the output signal of the first flip-flop 1 from the output terminal based on the output signal of the first flip-flop 1 and the inversion operation (falling edge) of the clock signal CLK. I'll output it.
It's becoming a sea urchin. The output circuit 3 is adapted to output an output signal X synchronized with one pulse width of the clock signal CLK based on the output signals of the first and second flip-flops 1 and 2.
［作用］
従って、入力信号Ａの立ち上がりを検出する場合には、
外部からの立ち上がった入力信号Ａが第１のフリップフ
ロップ１に入力された後、立ち上がるクロック信号ＣＬ
Ｋか該第１のフリップフロップ１に入力されると、第１
のフリップフロップｌは反転動作してＨレベルの出力信
号を第２のフリップフロップ２及び出力回路３に出力す
る。そのため、出力回路３はＨレベルの出力信号Ｘを出
力する。[Operation] Therefore, when detecting the rising edge of input signal A,
After the rising input signal A from the outside is input to the first flip-flop 1, the clock signal CL rises.
When K is input to the first flip-flop 1, the first
The flip-flop 1 performs an inverting operation and outputs an H level output signal to the second flip-flop 2 and the output circuit 3. Therefore, the output circuit 3 outputs the output signal X at H level.
一方、前記第１のフリップフロップ１からＨレベルの出
力信号が第２のフリップフロップ２に入力された後、立
ち下がったクロック信号ＣＬＫが第２のフリップフロッ
プ２に入力されると、第２のフリップフロップ２は反転
動作してＨレベルの出力信号を出力回路３に出力する。On the other hand, after the H level output signal from the first flip-flop 1 is input to the second flip-flop 2, when the falling clock signal CLK is input to the second flip-flop 2, the second flip-flop The flip-flop 2 performs an inverting operation and outputs an H level output signal to the output circuit 3.
すると、前記出力回路３は第２のフリップフロップ２の
Ｈレベルの出力信号に基づいてＬレベルの出力信号Ｘを
出力する。Then, the output circuit 3 outputs an L level output signal X based on the H level output signal of the second flip-flop 2.
そのため、出力回路３からは入力信号Ａの立ち上がりを
検出するとともに、タロツク信号ＣＬＫの１パルス幅に
同期した出力信号Ｘを出力することができる。Therefore, the output circuit 3 can detect the rise of the input signal A and output the output signal X synchronized with one pulse width of the tarlock signal CLK.
［実施例］
以下、入力信号の立ち上がりを検出するエツジ検出回路
に具体化した第一実施例を第２，３図に従って説明する
。[Embodiment] A first embodiment embodied in an edge detection circuit for detecting the rising edge of an input signal will be described below with reference to FIGS. 2 and 3.
第２図に示すように、エツジ検出回路は２組の第１フリ
ツプフロツプ１０、第２フリツプフロツプ１１及び出力
回路１２とから構成されている。As shown in FIG. 2, the edge detection circuit is composed of two sets of a first flip-flop 10, a second flip-flop 11, and an output circuit 12.
前記第１フリツプフロツプＩＯの出力端子Ｑｌは第２フ
リツプフロツプ１１の入力端子Ｄ２及び出力回路１２に
接続されている。そして、第１のフリップフロップｌＯ
の入力端子Ｄ１には外部からの入力信号Ａが入力される
とともに、クロック信号ＣＬＫが入力されるようになっ
ている。The output terminal Ql of the first flip-flop IO is connected to the input terminal D2 of the second flip-flop 11 and to the output circuit 12. and the first flip-flop lO
An input signal A from the outside is input to the input terminal D1, and a clock signal CLK is also input to the input terminal D1.
そのため、前記第１フリツプフロツプｌＯは前記入力信
号Ａが立ち上がった後、立ち上がるクロック信号ＣＬＫ
が入力されると、その時の入力信号Ａの論理値を出力端
子ＱｌからＨレベルの出力信号を出力するようになって
いる。Therefore, the first flip-flop 10 receives the clock signal CLK which rises after the input signal A rises.
When input, the logic value of the input signal A at that time is outputted as an H level output signal from the output terminal Ql.
前記第２フリツプフロツプ１１にはインバータ回路１３
から前記クロック信号ＣＬＫを反転させた入力信号Ｂが
入力されるようになっている。そのため、前記第１フリ
ツプフロツプ１０の出力端子Ｑ１からＨレベルの出力信
号が第２フリツプフロツプ１１の入力端子Ｄ２に入力さ
れた後、第２フリツプフロツプ１１の入力端子Ｄ２に立
ち上がる入力信号Ｂが入力されると、第２フリップフロ
ツブ１１がその時の出力端子Ｑ１の出力信号の論理値、
即ちＨレベルの出力信号を出力端子Ｑ２から出力するよ
うになっている。The second flip-flop 11 includes an inverter circuit 13.
An input signal B, which is an inverted version of the clock signal CLK, is input from the clock signal CLK. Therefore, after the output signal of H level from the output terminal Q1 of the first flip-flop 10 is input to the input terminal D2 of the second flip-flop 11, when the rising input signal B is input to the input terminal D2 of the second flip-flop 11. , the logic value of the output signal of the output terminal Q1 of the second flip-flop 11 at that time,
That is, an H level output signal is output from the output terminal Q2.
前記出力回路１２は２組のインバータ回路１４゜１５と
ＮＡＮＤ回路１６吉から構成されている。The output circuit 12 is composed of two sets of inverter circuits 14 and 15 and a NAND circuit 16.
つまり、前記ＮＡＮＤ回路１６の一方の入力端子は前記
第１フリツプフロツプ１０の出力端子Ｑｌに接続されて
いる。そして、該ＮＡＮＤ回路１６の他方の入力端子は
前記インバータ回路１４を介に前記第２７“） ｙ ’
７’ ７ Ｄ ｙ″７”１１（７）出力端子Ｑ ）２に
接続されている。That is, one input terminal of the NAND circuit 16 is connected to the output terminal Ql of the first flip-flop 10. The other input terminal of the NAND circuit 16 is connected to the 27th input terminal via the inverter circuit 14.
7' 7 D y″7″11 (7) Connected to output terminal Q)2.
又、前記ＮＡＮＤ回路１６の出力端子は前記インバータ
回路１５に接続され、該インバータ回路１５はＮＡＮＤ
回路１６からの出力信号を反転させて出力信号Ｘを出力
するようになっている。Further, the output terminal of the NAND circuit 16 is connected to the inverter circuit 15, and the inverter circuit 15 is connected to the NAND circuit 16.
The output signal from the circuit 16 is inverted and an output signal X is output.
次に、上記のように構成されたエツジ検出回路の動作に
ついて説明する。Next, the operation of the edge detection circuit configured as described above will be explained.
第３図に示すように、クロック信号ＣＬＫが第１フリツ
プフロツプ１０に入力されるとともに、インバータ回路
１３によりクロック信号ＣＬＫが反転して入力信号Ｂと
なって第２フリツプフロツプ１１に入力される。As shown in FIG. 3, the clock signal CLK is input to the first flip-flop 10, and the clock signal CLK is inverted by the inverter circuit 13 to become an input signal B and input to the second flip-flop 11.
又、入力信号ＡがＬレベルであるため、第１フリツプフ
ロツプｌＯの出力端子Ｑ１からはＬレベルの出力信号が
第２フリツプフロツプ１１の入力端子Ｄ２及び出力回路
１２におけるＮ Ａ Ｎ Ｄ回路１６の一方の入力端子
に入力される。そして、第２フリツプフロツプ１１の入
力端子Ｄ２には前記第１フリツプフロツプ１０のＬレベ
ルの出力信号が入力されるため、該第２フリツプフロツ
プ１１の出力端子Ｑ２からはＬレベルの出力信号か出力
される。In addition, since the input signal A is at the L level, the output signal at the L level from the output terminal Q1 of the first flip-flop 10 is sent to the input terminal D2 of the second flip-flop 11 and one of the N A N D circuits 16 in the output circuit 12. Input to input terminal. Since the L level output signal of the first flip-flop 10 is input to the input terminal D2 of the second flip-flop 11, an L level output signal is output from the output terminal Q2 of the second flip-flop 11.
前記第２フリツプフロツプ１１の出力端子Ｑ２から出力
されるＬレベルの出力信号はインバータ回路１３によっ
て反転され、Ｈレベルとなって前記ＮＡＮＤ回路１６の
他方の入力端子に入力される。The L level output signal output from the output terminal Q2 of the second flip-flop 11 is inverted by the inverter circuit 13, becomes H level, and is input to the other input terminal of the NAND circuit 16.
従って、前記ＮＡＮＤ回路１６は第１フリツプフロツプ
１０のＬレベルの出力信号と、インバ−タ回路１４から
のＨレベルの出力信号とに基ついてＨレベルの出力信号
をインバータ回路１５に出力し、インバータ回路１５は
前記ＮＡＮＤ回路１４からのＨレベルの出力信号を反転
してＬレベルの出力信号Ｘを出力する。Therefore, the NAND circuit 16 outputs an H level output signal to the inverter circuit 15 based on the L level output signal of the first flip-flop 10 and the H level output signal from the inverter circuit 14. 15 inverts the H level output signal from the NAND circuit 14 and outputs an L level output signal X.
ここで、入力信号ＡがＨレベルに立ち上がり、この入力
信号Ａが第１フリツプフロツプ１０の入力端子Ｄ１に入
力された後、クロック信号ＣＬＫが立ち上がると第１フ
リツプフロツプ１０は反転動作してＨレベルの出力信号
を出力端子Ｑ１から出力し、その出力信号を第２フリツ
プフロツプ１１の入力端子Ｄ２及び出力回路１２におけ
るＮＡＮＤ回路１６の一方の入力端子にそれぞれ出力す
る。Here, the input signal A rises to H level, and after this input signal A is input to the input terminal D1 of the first flip-flop 10, when the clock signal CLK rises, the first flip-flop 10 performs an inverting operation and outputs an H level. A signal is outputted from the output terminal Q1, and the output signal is outputted to the input terminal D2 of the second flip-flop 11 and one input terminal of the NAND circuit 16 in the output circuit 12, respectively.
すると、ＮＡＮＤ回路１６は前記第１フリツプフロツプ
１０からのＨレベルの出力信号と、インバータ回路１３
からのＨレベルの出力信号とに基づいてＬレベルの出力
信号をインバータ回路１５に出力する。そして、インバ
ータ回路１５はＮＡＮＤ回路１６からのＬレベルの出力
信号を反転させてＨレベルの出力信号Ｘを出力する。Then, the NAND circuit 16 receives the H level output signal from the first flip-flop 10 and the inverter circuit 13.
An L level output signal is output to the inverter circuit 15 based on the H level output signal from the inverter circuit 15. The inverter circuit 15 inverts the L level output signal from the NAND circuit 16 and outputs the H level output signal X.
一方、第２フリツプフロツプ１１の入力端子Ｄ２に前記
第１フリツプフロツプｌＯのＨレベルの出力信号が入力
されているため、前記入力信号Ｂの立ち上がり、つまり
タロツク信号ＣＬＫの立ち下がりによって第２フリツプ
フロツプ１１が反転動作し、前記第２フリツプフロツプ
１１の出力端子Ｑ２からはＨレベルの出力信号が出力さ
れる。On the other hand, since the H level output signal of the first flip-flop lO is input to the input terminal D2 of the second flip-flop 11, the second flip-flop 11 is inverted by the rise of the input signal B, that is, by the fall of the tally clock signal CLK. The second flip-flop 11 operates, and the output terminal Q2 of the second flip-flop 11 outputs an H level output signal.
このＨレベルの出力信号はインバータ回路１４に入力さ
れてＬレベルに反転され、ＮＡＮＤ回路１６の他方の入
力端子に出力される。This H level output signal is input to the inverter circuit 14, inverted to L level, and output to the other input terminal of the NAND circuit 16.
従って、ＮＡＮＤ回路１６は第１フリツプフロツプ１０
のＨレベルの出力信号と、インバータ回路１４のＬレベ
ルの出力信号とに基づいてＨレベルの出力信号をインバ
ータ回路１５に出力する。Therefore, the NAND circuit 16 is connected to the first flip-flop 10.
An H-level output signal is output to the inverter circuit 15 based on the H-level output signal of the inverter circuit 14 and the L-level output signal of the inverter circuit 14 .
そして、インバータ回路１５は前記ＮＡＮＤ回路１６か
らのＨレベルの出力信号を反転し、Ｌレベルの出力信号
Ｘを出力する。この結果、出力信号Ｘのパルス幅はクロ
ック信号ＣＬＫの１パルス幅と同期した形となる。The inverter circuit 15 inverts the H level output signal from the NAND circuit 16 and outputs an L level output signal X. As a result, the pulse width of the output signal X becomes synchronized with one pulse width of the clock signal CLK.
次に、入力信号ＡがＬレベルに立ち下がり、この入力信
号Ａが第１フリツプフロツプ１ｏの入力端子Ｄ１に入力
された後、立ち上がるクロック信号ＣＬＫが第１フリツ
プフロツプ１ｏに入力されると第１フリツプフロツプ１
０は反転動作し、出力端子Ｑ１からはＬレベルの出力信
号がＮＡＮＤ回路１Ｇ及び第２フリツプフロツプ１１の
入力端子Ｄ２に出力される。Next, the input signal A falls to the L level, and after this input signal A is input to the input terminal D1 of the first flip-flop 1o, the rising clock signal CLK is input to the first flip-flop 1o.
0 performs an inverting operation, and an L level output signal is output from the output terminal Q1 to the NAND circuit 1G and the input terminal D2 of the second flip-flop 11.
しかし、ＮＡＮＤ回路１６の出力信号はＨレベルと変化
しないため、インバータ回路１５から出力される出力信
号ＸはＬレベルを出力する。そして、入力信号Ｂが立ち
上がると第２フリツプフロツプ１１が反転動作し、出力
端子Ｑ２からＬレベルの出力信号が出力されてインバー
タ回路１４に入力される。インバータ回路１４はこの出
力信号をＨレベルに反転してＮＡＮＤ回路１６の他方の
入力端子に出力する。However, since the output signal of the NAND circuit 16 does not change to the H level, the output signal X output from the inverter circuit 15 outputs the L level. When the input signal B rises, the second flip-flop 11 performs an inverting operation, and an L level output signal is output from the output terminal Q2 and input to the inverter circuit 14. Inverter circuit 14 inverts this output signal to H level and outputs it to the other input terminal of NAND circuit 16.
しかし、ＮＡＮＤ回路１６の出力信号はＨレベルと変化
しないため、インバータ回路１５がらはＬレベルの出力
信号Ｘを出力する。However, since the output signal of the NAND circuit 16 does not change to the H level, the inverter circuit 15 outputs the output signal X at the L level.
この結果、このエツジ検出回路によって入力信号Ａの立
ち上がりを検出することができ、出力信号Ｘをクロック
信号ＣＬＫの１パルス幅に同期させることができる。As a result, this edge detection circuit can detect the rising edge of input signal A, and can synchronize output signal X with one pulse width of clock signal CLK.
次に、入力信号の立ち下がりを検出するエツジ検出回路
に具体化した第二実施例を第４．５図に従って説明する
。尚、前記第一実施例と同一構成のものについては同一
番号を付してその説明を省略する。Next, a second embodiment embodied as an edge detection circuit for detecting a falling edge of an input signal will be described with reference to FIG. 4.5. Components having the same configuration as those of the first embodiment will be given the same reference numerals and their explanation will be omitted.
この実施例のエツジ検出回路は出力回路１２を構成する
インバータ回路１４を削除するとともに、インバータ回
路１７を追加し、第１フリツプフロツプ１０の出力端子
ＱｌとＮＡＮＤ回路１６の一方の入力端子との間に前記
インバータ回路１７を設けているところが前記第一実施
例と異なる。In the edge detection circuit of this embodiment, the inverter circuit 14 constituting the output circuit 12 is deleted, and an inverter circuit 17 is added between the output terminal Ql of the first flip-flop 10 and one input terminal of the NAND circuit 16. This embodiment differs from the first embodiment in that the inverter circuit 17 is provided.
次に、上記のように構成されたエツジ検出回路の動作に
ついて説明する。Next, the operation of the edge detection circuit configured as described above will be explained.
第５図に示すように、タロツク信号ＣＬＫが第１フリツ
プフロツプＩＯに入力されるとともに、インバータ回路
１３によりクロック信号ＣＬＫが反転し、入力信号Ｂと
なって第２フリツプフロツプ１１に入力される。As shown in FIG. 5, the tarlock signal CLK is input to the first flip-flop IO, and the clock signal CLK is inverted by the inverter circuit 13 to become an input signal B and input to the second flip-flop 11.
又、入力信号ＡがＬレベルであるため、第１フリツプフ
ロツプ１０の出力端子ＱｌからはＬレベルの出力信号が
第２フリツプフロツプ１１及びインバータ回路１７にそ
れぞれ入力される。そして、インバータ回路１７は出力
端子ＱｌからのＬレベルの出力信号をＨレベルに反転し
てＮＡＮＤ回路１６の一方の入力端子に入力する。Furthermore, since the input signal A is at the L level, an output signal at the L level is input from the output terminal Ql of the first flip-flop 10 to the second flip-flop 11 and the inverter circuit 17, respectively. Then, the inverter circuit 17 inverts the L level output signal from the output terminal Ql to H level and inputs it to one input terminal of the NAND circuit 16.
更に、第２フリツプフロツプ１１の入力端子Ｄ２には前
記第１フリツプフロツプ１０のＬレベルの出力信号が入
力されているため、該第２フリツプフロツプ１１からの
出力端子Ｑ２がらはＬレベルの出力信号が出力される。Furthermore, since the L-level output signal of the first flip-flop 10 is input to the input terminal D2 of the second flip-flop 11, the L-level output signal is output from the output terminal Q2 of the second flip-flop 11. Ru.
前記第２フリツプフロツプ１１の出力端子Ｑ２から出力
されるＬレベルの出力信号は前記ＮＡＮＤ回路１６の他
方の入力端子に入力される。The L level output signal output from the output terminal Q2 of the second flip-flop 11 is input to the other input terminal of the NAND circuit 16.
従って、前記ＮＡＮＤ回路１６はインバータ回路１７の
Ｈレベルの出力信号と、第２フリツプフロツプ１１かち
のＬレベルの出力信号とに基づいてＨレベルの出力信号
をインバータ回路１５に出力し、インバータ回路１５は
前記ＮＡＮＤ回路１４からのＨレベルの出力信号を反転
してＬレベルの出力信号Ｘを出力する。Therefore, the NAND circuit 16 outputs an H level output signal to the inverter circuit 15 based on the H level output signal of the inverter circuit 17 and the L level output signal of the second flip-flop 11. The H level output signal from the NAND circuit 14 is inverted and an L level output signal X is output.
ここで、入力信号ＡがＨレベルに立ち上がって第１フリ
ツプフロツプ１０の入力端子Ｄ１に入力された後、クロ
ック信号ＣＬＫが立ち上がると該第１フリツプフロツプ
１０は反転動作してＨレベルの出力信号を出力端子Ｑｌ
から出力し、その出力信号を第２フリツプフロツプ１１
の入力端子Ｄ２及びインバータ回路１７にそれぞれ出力
する。Here, after the input signal A rises to H level and is input to the input terminal D1 of the first flip-flop 10, when the clock signal CLK rises, the first flip-flop 10 performs an inverting operation and sends an H level output signal to the output terminal. Ql
The output signal is output from the second flip-flop 11.
and the inverter circuit 17, respectively.
これにより、インバータ回路１７はＬレベルの出力信号
をＮＡＮＤ回路１６の一方の入力端子に出力する。As a result, the inverter circuit 17 outputs an L level output signal to one input terminal of the NAND circuit 16.
ところが、前記インバータ回路１７からのＬレベルの出
力信号と、第２フリツプフロツプ１１からのＬレベルの
出力信号とがそれぞれ入力されてもＮＡＮＤ回路１６か
らの出力信号はＬレベルと変化しないため、インバータ
回路１５はＬレベルの出力信号Ｘを出力する。□
一方、第２フリツプフロツプ１１の入力端子Ｄ２に前記
第１フリツプフロツプ１０のＨレベルの出力信号が入力
されているため、前記入力信号Ｂの立ち上がり、つまり
クロック信号ＣＬＫの立ち下がりによって第２フリツプ
フロツプ１１が反転動作し、出力端子Ｑ２からはＨレベ
ルの出力信号が出力される。このＨレベルの出力信号は
ＮＡＮＤ回路１６の他方の入力端子に入力される。However, even if the L level output signal from the inverter circuit 17 and the L level output signal from the second flip-flop 11 are respectively input, the output signal from the NAND circuit 16 does not change to L level, so the inverter circuit 15 outputs an output signal X at L level. □ On the other hand, since the H level output signal of the first flip-flop 10 is input to the input terminal D2 of the second flip-flop 11, the second flip-flop 11 is activated by the rise of the input signal B, that is, the fall of the clock signal CLK. The inverting operation is performed, and an H level output signal is output from the output terminal Q2. This H level output signal is input to the other input terminal of the NAND circuit 16.
しかし、ＮＡＮＤ回路１６にはインバータ回路１７（７
）Ｌレベルの出力信号と、第２フリツプフロツプ１１の
Ｈレベルの出力信号とがそれぞれ入力されても前記ＮＡ
ＮＤ回路１６はＨレベルの出力信号をインバータ回路１
５に出力するため、該インバータ回路１５はＬレベルの
出力信号Ｘを出力する。However, the NAND circuit 16 has an inverter circuit 17 (7
) Even if the L level output signal and the H level output signal of the second flip-flop 11 are input, the NA
The ND circuit 16 sends the H level output signal to the inverter circuit 1.
5, the inverter circuit 15 outputs an L level output signal X.
次に、入力信号ＡがＬレベルに立ち下がり、この入力信
号Ａが第１フリツプフロツプ１ｏの入力端子Ｄ１に入力
された後、クロック信号ＣＬＫが立ち上がると第１フリ
ツプフロツプ１０が反転動作し、出力端子Ｑ１からはＬ
レベルの出力信号がインバータ回路１７及び第２フリツ
プフロツプ１１の入力端子Ｄ２にそれぞれ出力される。Next, the input signal A falls to the L level, and after this input signal A is input to the input terminal D1 of the first flip-flop 1o, when the clock signal CLK rises, the first flip-flop 10 performs an inverting operation, and the output terminal Q1 From is L
The level output signals are output to the inverter circuit 17 and the input terminal D2 of the second flip-flop 11, respectively.
そして、インバータ回路１７はＬレベルの出力信号をＨ
レベルに反転してＮＡＮＤ回路１６の一方の入力端子に
出力する。すると、ＮＡＮＤ回路１６はインバータ回路
１７からのＨレベルの出力信号と、第２フリツプフロツ
プ１１からのＨレベルの出力信号とに基づいてＬレベル
の出力信号をインバータ回路工５に出力する。そして、
インバータ回路１５はＬレベルの出力信号を反転してＨ
レベルの出力信号Ｘを出力する。Then, the inverter circuit 17 converts the L level output signal into an H level output signal.
The level is inverted and output to one input terminal of the NAND circuit 16. Then, the NAND circuit 16 outputs an L level output signal to the inverter circuit 5 based on the H level output signal from the inverter circuit 17 and the H level output signal from the second flip-flop 11. and,
The inverter circuit 15 inverts the L level output signal and
A level output signal X is output.
一方、第２フリツプフロツプ１１の入力端子Ｄ２に前記
第１フリツプフロツプｌＯのＬレベルの出力信号が入力
されているため、前記入力信号Ｂの立上上がり、つまり
クロック信号ＣＬＫの立ち下がりによって第２フリツプ
フロツプ１１が反転動作し、出力端子Ｑ２からはＬレベ
ルの出力信号が出力され、ＮＡＮＤ回路１６の他方の入
力端子に入力される。On the other hand, since the L level output signal of the first flip-flop lO is input to the input terminal D2 of the second flip-flop 11, the rise of the input signal B, that is, the fall of the clock signal CLK, causes the second flip-flop 11 performs an inverting operation, and an L-level output signal is output from the output terminal Q2 and input to the other input terminal of the NAND circuit 16.
そのため、ＮＡＮＤ回路１６にはインバータ回路１７か
らのＨレベルの出力信号と、第２フリツプフロツプ１１
からのＬレベルの出力信号とがそれぞれ入力されるため
、ＮＡＮＤ回路１６はＨレベルの出力信号をインバータ
回路１５に出力する。Therefore, the NAND circuit 16 receives the H level output signal from the inverter circuit 17 and the second flip-flop 11.
The NAND circuit 16 outputs an H-level output signal to the inverter circuit 15 because the L-level output signal from the NAND circuit 16 is inputted with the L-level output signal from the NAND circuit 16 .
そして、インバータ回路１５はＮＡＮＤ回路１６からの
Ｈレベルの出力信号を反転してＬレベルの出力信号Ｘを
出力する。The inverter circuit 15 inverts the H level output signal from the NAND circuit 16 and outputs the L level output signal X.
従って、出力信号Ｘのパルス幅はクロック信号ＣＬＫの
１パルス幅と同期した形となる。この結果、このエツジ
検出回路によって入力信号Ａの立ち下がりを検出するこ
とができ、出力信号Ｘをクロック信号ＣＬＫの１パルス
幅に同期させることができる。Therefore, the pulse width of the output signal X is synchronized with one pulse width of the clock signal CLK. As a result, this edge detection circuit can detect the falling edge of input signal A, and can synchronize output signal X with one pulse width of clock signal CLK.
次に、入力信号の立ち上がり及び立ち下がりを検出する
エツジ検出回路に具体化した第三実施例を第６，７図に
従って説明する。尚、前記第二実施例と同一構成のもの
については同一番号を付してその説明を省略する。Next, a third embodiment embodied as an edge detection circuit for detecting rising and falling edges of an input signal will be described with reference to FIGS. 6 and 7. Components having the same configuration as those of the second embodiment will be given the same reference numerals and their explanation will be omitted.
この実施例のエツジ検出回路は前記第二実施例の出力回
路Ｌ２を構成するインバータ回路１７を削除するととも
に、ＮＡＮＤ回路１６をＥＸＮＯＲ回路１８に代えたと
ころが異なる。The edge detection circuit of this embodiment differs from the second embodiment in that the inverter circuit 17 constituting the output circuit L2 is removed and the NAND circuit 16 is replaced with an EXNOR circuit 18.
次に、上記のように構成されたエツジ検出回路の動作に
ついて説明する。Next, the operation of the edge detection circuit configured as described above will be explained.
第７図に示すように、クロック信号ＣＬＫが第１フリツ
プフロツプｌＯに入力されるとともに、インバータ回路
１３によりクロック信号ＣＬＫか反転して入力信号Ｂと
なって第２フリツプフロツプ１１に入力される。As shown in FIG. 7, the clock signal CLK is input to the first flip-flop lO, and the clock signal CLK is inverted by the inverter circuit 13 to become an input signal B and input to the second flip-flop 11.
又、入力信号ＡがＬレベルであるため、第１フリツプフ
ロツプｌＯの出力端子ＱｌからＬレベルの出力信号が第
２フリツプフロツプ１１の入力端子Ｄ２及びＥＸＮＯＲ
回路１８の一方の入力端子に入力される。Also, since the input signal A is at the L level, the output signal at the L level from the output terminal Ql of the first flip-flop 10 is sent to the input terminal D2 of the second flip-flop 11 and EXNOR.
It is input to one input terminal of the circuit 18.
更に、第２フリツプフロツプ１１の入力端子Ｄ２には前
記第１フリツプフロツプＩＯのＬレベルの出力信号が入
力されているため、該第２フリツプフロツプ１１の出力
端子Ｑ２からはＬレベルの出力信号が出力される。前記
第２フリツプフロツプ１１の出力端子Ｑ２から出力され
るＬレベルの出力信号は前記ＥＸＮＯＲ回路１８の他方
の入力端子に入力される。Furthermore, since the L-level output signal of the first flip-flop IO is input to the input terminal D2 of the second flip-flop 11, the L-level output signal is output from the output terminal Q2 of the second flip-flop 11. . The L level output signal output from the output terminal Q2 of the second flip-flop 11 is input to the other input terminal of the EXNOR circuit 18.
従って、前記ＥＸＮＯＲ回路１８は第１フリツプフロツ
プ１０のＬレベルの出力信号と、第２フリツプフロツプ
１１からのＬレベルの出力信号とに基づいてＨレベルの
出力信号をインバータ回路１５に出力し、インバータ回
路１５は前記ＥＸＮＯＲ回路１８からのＨレベルの出力
信号を反転してＬレベルの出力信号Ｘを出力する。Therefore, the EXNOR circuit 18 outputs an H level output signal to the inverter circuit 15 based on the L level output signal of the first flip-flop 10 and the L level output signal from the second flip flop 11. inverts the H level output signal from the EXNOR circuit 18 and outputs an L level output signal X.
ここで、Ｈレベルに立ち上がる入力信号Ａが第１フリツ
プフロツプｌＯの入力端子Ｄｌに入力された後、クロッ
ク信号ＣＬＫが立ち上がると第１フリツプフロツプｌＯ
は反転動作してＨレベルの出力信号を出力端子Ｑ１から
出力し、その出力信号を第２フリツプフロツプ１１の入
力端子Ｄ２及びＥＸＮＯＲ回路１８の一方の入力端子に
それぞれ出力する。Here, after the input signal A rising to H level is input to the input terminal Dl of the first flip-flop lO, when the clock signal CLK rises, the first flip-flop lO
performs an inversion operation and outputs an H level output signal from the output terminal Q1, and outputs the output signal to the input terminal D2 of the second flip-flop 11 and one input terminal of the EXNOR circuit 18, respectively.
すると、ＥＸＮＯＲ回路１８は前記第１フリツプフロツ
プｌＯからのＨレベルの出力信号と、第２フリツプフロ
ツプ１１からのＬレベルの出力信号とに基づいてＬレベ
ルの出力信号をインバータ回路１５に出力する。そして
、インバータ回路１５はＥＸＮＯＲ回路１８からのＬレ
ベルの出力信号を反転してＨレベルの出力信号Ｘを出力
する。。Then, the EXNOR circuit 18 outputs an L level output signal to the inverter circuit 15 based on the H level output signal from the first flip-flop lO and the L level output signal from the second flip flop 11. The inverter circuit 15 inverts the L level output signal from the EXNOR circuit 18 and outputs the H level output signal X. .
一方、第２フリツプフロツプ１１の入力端子Ｄ２に前記
第１フリツプフロ、ツブｌＯのＨレベルの出力信号が入
力されているため、前記入力信号Ｂの立ち上がり、つま
りクロック信号ＣＬＫの立ち下がりによって前記第２フ
リツプフロツプ１１が反転動作し、該第２フリツプフロ
ツプ１１の出力端子Ｑ２からはＨレベルの出力信号が出
力される。On the other hand, since the H level output signal of the first flip-flop, block IO, is input to the input terminal D2 of the second flip-flop 11, the rise of the input signal B, that is, the fall of the clock signal CLK, causes the second flip-flop to be turned off. 11 performs an inverting operation, and the output terminal Q2 of the second flip-flop 11 outputs an H level output signal.
このＨレベルの出力信号はＥＸＮＯＲ回路１８の他方の
入力端子に入力される。This H level output signal is input to the other input terminal of the EXNOR circuit 18.
従って、ＥＸＮＯＲ回路１８は第１フリツプフロツプ１
０のＨレベルの出力信号と、第２フリツプフロツプ１１
のＨレベルの出力信号とに基づいてＨレベルの出力信号
をインバータ回路１５に出力する。そして、インバータ
回路１５は前記ＥＸＮＯＲ回路１８からのＨレベルの出
力信号を反転し、Ｌレベルの出力信号Ｘを出力する。こ
の結果、出力信号Ｘのパルス幅はクロック信号ＣＬＫの
１パルス幅と同期した形となる。Therefore, the EXNOR circuit 18 is connected to the first flip-flop 1.
0 H level output signal and the second flip-flop 11
An H level output signal is output to the inverter circuit 15 based on the H level output signal of. The inverter circuit 15 inverts the H level output signal from the EXNOR circuit 18 and outputs an L level output signal X. As a result, the pulse width of the output signal X becomes synchronized with one pulse width of the clock signal CLK.
次に、入力信号ＡがＬレベルに立ち下がり、この入力信
号Ａが第１フリツプフロツプ１０の入力端子Ｄｌに入力
された後、立ち上がるクロック信号ＣＬＫが第１フリツ
プフロツプ１０に入力されると第１フリツプフロツプ１
０が反転動作し、該第１フリツプフロツプ１０の出力端
子Ｑ１からはＬレベルの出力信号がＥＸＮＯＲ回路１８
の一方の入力端子及び第２フリツプフロツプ１１の入力
端子Ｑ２にそれぞれ入力される。Next, the input signal A falls to the L level, and after this input signal A is input to the input terminal Dl of the first flip-flop 10, when the rising clock signal CLK is input to the first flip-flop 10, the first flip-flop 1
0 operates inverted, and an L level output signal is output from the output terminal Q1 of the first flip-flop 10 to the EXNOR circuit 18.
and the input terminal Q2 of the second flip-flop 11, respectively.
そして、ＥＸＮＯＲ回路１８は第１フリツプフロツプ１
０からのＬレベルの出力信号と、第２フリツプフロツプ
１１からのＨレベルの出力信号とに基づいてＬレベルの
出力信号をインバータ回路１５に出力する。そして、イ
ンバータ回路１５はＬレベルの出力信号を反転してＨレ
ベルの出力信号Ｘを出力する。The EXNOR circuit 18 is connected to the first flip-flop 1.
An L level output signal is output to the inverter circuit 15 based on the L level output signal from 0 and the H level output signal from the second flip-flop 11. Then, the inverter circuit 15 inverts the L level output signal and outputs the H level output signal X.
一方、第２フリツプフロツプ１１の入力端子Ｄ２に前記
第１フリツプフロツプ１０のＬレベルの出力信号が入力
されているため、前記入力信号Ｂの立ち上がり、つまり
クロック信号ＣＬＫの立ち下がりによって第２フリツプ
フロツプ１１が反転動作し、出力端子Ｑ２からはＬレベ
ルの出力信号が出力される。そして、前記第１フリツプ
フロツプ１１における出力端子Ｑ２から出力されるＬレ
ベルの出力信号はＥＸＮＯＲ回路１８の他方の入力端子
に入力される。On the other hand, since the L level output signal of the first flip-flop 10 is input to the input terminal D2 of the second flip-flop 11, the second flip-flop 11 is inverted by the rise of the input signal B, that is, by the fall of the clock signal CLK. It operates, and an L level output signal is output from the output terminal Q2. The L level output signal output from the output terminal Q2 of the first flip-flop 11 is input to the other input terminal of the EXNOR circuit 18.
そのため、ＥＸＮＯＲ回路１８には第１フリツプフロツ
プｌＯからのＬレベルの出力信号及び第２フリツプフロ
ツプ１１からのＬレベルの出力信号がそれぞれ入力され
るため、ＥＸＮＯＲ回路１８はＨレベルの出力信号をイ
ンバータ回路１５に出力する。そして、インバータ回路
１５はＥＸＮＯＲ回路１８からのＨレベルの出力信号を
反転してＬレベルの出力信号Ｘを出力する。Therefore, the EXNOR circuit 18 receives the L level output signal from the first flip-flop lO and the L level output signal from the second flip flop 11, so the EXNOR circuit 18 sends the H level output signal to the inverter circuit 15. Output to. The inverter circuit 15 inverts the H level output signal from the EXNOR circuit 18 and outputs the L level output signal X.
従って、出力信号Ｘのパルス幅はクロック信号ＣＬＫの
１パルス幅と同期した形となる。この結果、このエツジ
検出回路によって入力信号Ａの立ち上がり及び立ち下が
りを検出することができ、出力信号Ｘをクロック信号Ｃ
ＬＫの１パルス幅に同期させることができる。Therefore, the pulse width of the output signal X is synchronized with one pulse width of the clock signal CLK. As a result, this edge detection circuit can detect the rising and falling edges of the input signal A, and convert the output signal X into the clock signal C.
It can be synchronized with one pulse width of LK.
従って、入力信号の立ち上がり又は立ち下がりを検出す
るエツジ検出回路の出力信号Ｘはクロック信号ＣＬＫの
１パスル幅に同期させることができるので、出力信号Ｘ
のパルス幅を変更したい場合には前記クロック信号ＣＬ
Ｋのパルス幅を任意に変更すれば、出力信号Ｘのパルス
幅を変更することができ、所望の出力信号Ｘを容易に得
ることができる。Therefore, the output signal
If you want to change the pulse width of the clock signal CL,
By arbitrarily changing the pulse width of K, the pulse width of the output signal X can be changed, and a desired output signal X can be easily obtained.
この結果、従来のようなデイレイ回路３２ｉ構成するイ
ンバータ回路３１を増加して任意のパルス幅の出力信号
Ｘを得る必要がなくなる。As a result, there is no need to increase the number of inverter circuits 31 constituting the delay circuit 32i as in the prior art to obtain an output signal X of an arbitrary pulse width.
尚、前記実施例においては一定パルス幅のクロック信号
ＣＬＫをエツジ検出回路に入力したが、例えば第１実施
例のエツジ検出回路に任意の周期のクロック信号ＣＬＫ
Ｉ、ＣＬＫ２・・・・・・ＣＬＫｎを出力する変換装置
２２を接続することも可能である。In the above embodiment, the clock signal CLK with a constant pulse width is input to the edge detection circuit, but for example, the clock signal CLK with an arbitrary period may be input to the edge detection circuit of the first embodiment.
It is also possible to connect a conversion device 22 that outputs I, CLK2, . . . CLKn.
つまり、前記変換装置２２はクロック信号ＣＬＫを任意
の周期に分周する分周器２３と、該分周器２３から第９
図に示す任意のクロック信号ＣＬＫｌ、ＣＬＫ２・・・
・・・ＣＬＫｎを出力する出力線Ｓ１、Ｓ２・・・・・
・Ｓｎと、前記各出力線Ｓｌ、Ｓ２・・１・・・Ｓｎに
設けられたＭＯＳトランジスタＴＩ、Ｔ２・・・・・・
Ｔｎと、前記各ＭＯＳトランジスタＴＩ。That is, the conversion device 22 includes a frequency divider 23 that divides the clock signal CLK into an arbitrary period, and a ninth
Arbitrary clock signals CLKl, CLK2, etc. shown in the figure
...Output lines S1, S2 that output CLKn...
・Sn, and the MOS transistors TI, T2, .
Tn, and each of the MOS transistors TI.
Ｔ２・・・・・・Ｔｎのゲート端子に接続されるセレク
タ２４と、セレクタ２４に接続されるレジスタ２５とか
ら構成されている。It is composed of a selector 24 connected to the gate terminal of T2...Tn, and a register 25 connected to the selector 24.
従って、例えば出力線Ｓｌに出力されるクロック信号Ｃ
ＬＫＩをエツジ検出回路に出力したい場合には、レジス
タ２５からの指令信号に基ついてセレクタ２４が出力線
Ｓ、１のＭＯＳ）ランジスタＴ１をオンさせる。これに
より、分周器２３の出力線色１に出力されるクロック信
号ＣＬＫＩがエツジ検出回路に出力される。Therefore, for example, the clock signal C output to the output line Sl
When it is desired to output LKI to the edge detection circuit, the selector 24 turns on the MOS transistor T1 of the output line S,1 based on a command signal from the register 25. As a result, the clock signal CLKI output to the output line color 1 of the frequency divider 23 is output to the edge detection circuit.
これにより、入力信号Ａの立ち上がりを検出すると出力
信号Ｘのパスル幅はクロック信号ＣＬＫ１の１パルス幅
に同期した出力信号を得ることかできる。Thereby, when the rising edge of the input signal A is detected, it is possible to obtain an output signal in which the pulse width of the output signal X is synchronized with one pulse width of the clock signal CLK1.
［発明の効果コ
以上詳述したように本発明によれば、入力信号の立ち上
がり又は立ち下がりを検出した出力信号のパルス幅を任
意に変更することができるとともに、検出回路を構成す
るチップ面積の増加を抑えることができる優れた効果が
ある。[Effects of the Invention] As detailed above, according to the present invention, it is possible to arbitrarily change the pulse width of the output signal that detects the rise or fall of the input signal, and the area of the chip constituting the detection circuit can be reduced. It has an excellent effect of suppressing the increase.
第１図は本発明の原理説明図、
第２図は入力信号の立ち上がりを検出するエツジ検出回
路の電気回路図、
第３図は入力信号の立ち上がりを検出するエツジ検出回
路のタイミングチャート図、
第４図は入力信号の立ち下がりを検出するエツジ検出回
路の電気回路図、
第５図は入力信号の立ち下がりを検出するエツジ検出回
路のタイミングチャート図、
第６図は入力信号の立ち上がり及び立ち下がりを検出す
るエツジ検出回路の電気回路図、第７図は入力信号の立
ち上がり及び立ち下がりを検出するエツジ検出回路のタ
イミングチャート図、
第８図はエツジ検出回路に変換装置を設けた別例を示す
電気回路図、
第９図は分周器から種々のクロック信号が出力されるこ
とを示す波形図、
第１θ図は入力信号の立ち上がりを検出する従来のエツ
ジ検出回路を示す電気回路図、第１１図は入力信号の立
ち上がりを検出する従来のエツジ検出回路のタイミング
チャート図、第１２図は入力信号の立ち下がりを検出す
る従来のエツジ検出−回路を示す電気回路図、第１３図
は入力信号の立ち下がりを検出する従来のエツジ検出回
路のタイミングチャート図である。
図において、
１は第１のフリップフロップ、
２は第２のフリップフロップ、
３は出力回路、
Ａは入力信号、
Ｘは出力信号、
ＣＬＫはクロック信号である。
入力１８＠の立ち上ガリを検出する工・シジ検出回路の
タイミングチャート図第２図
入力官号の立ち上がりを検出する工１シジ検出回路の電
気回路図入力信号の立ち下がりを検出するエツジ検出回
路のタイミングチャート図入力ｚ号の立ち下がりを検出
する工・シジ検出回路の電気回路図第７図
分局器からＩ！″？のクロック世事が出力されることを
示す濃形図第８図
第１２図
人力信号の立ち下がりを検出する従来のエツジ検出回路
を示す電気回路図
第１３図
タイミングチャート図
第
図
人力信号の立ち上がりを検出するｆＩ寮の工１シジ検出
回路を示す電気回￥Ａ図
省ト
タイミングチャート図Fig. 1 is a diagram explaining the principle of the present invention; Fig. 2 is an electric circuit diagram of an edge detection circuit that detects the rise of an input signal; Fig. 3 is a timing chart of an edge detection circuit that detects the rise of an input signal; Figure 4 is an electrical circuit diagram of an edge detection circuit that detects the falling edge of an input signal, Figure 5 is a timing chart of an edge detection circuit that detects a falling edge of an input signal, and Figure 6 is a diagram of the rising and falling edges of an input signal. Fig. 7 is a timing chart of an edge detection circuit that detects the rising and falling edges of an input signal, and Fig. 8 shows another example in which a conversion device is provided in the edge detection circuit. Electric circuit diagram: Figure 9 is a waveform diagram showing that various clock signals are output from the frequency divider; Figure 1θ is an electric circuit diagram showing a conventional edge detection circuit that detects the rising edge of an input signal; The figure shows a timing chart of a conventional edge detection circuit that detects the rising edge of an input signal, FIG. 12 is an electric circuit diagram showing a conventional edge detection circuit that detects the falling edge of an input signal, and FIG. FIG. 2 is a timing chart of a conventional edge detection circuit that detects a falling edge. In the figure, 1 is a first flip-flop, 2 is a second flip-flop, 3 is an output circuit, A is an input signal, X is an output signal, and CLK is a clock signal. Timing chart diagram of the edge detection circuit that detects the rising edge of input 18 @ Figure 2 Electrical circuit diagram of the edge detection circuit that detects the rising edge of the input official name Edge detection circuit that detects the falling edge of the input signal Timing chart diagram of the electrical circuit diagram of the mechanical/siji detection circuit that detects the falling edge of the input Z signal Figure 7: From the branch to the I! Figure 8. Figure 12. Electrical circuit diagram showing a conventional edge detection circuit for detecting the falling edge of a human-powered signal. Figure 13. Timing chart diagram of the human-powered signal. An electrical circuit diagram showing the fI dormitory's 1st shift detection circuit that detects the rising edge.
Claims (1)
Ｋ）の立ち上がりに同期して出力する第１のフリップフ
ロップ（１）と、 前記第１のフリップフロップ（１）の出力信号を前記ク
ロック信号（ＣＬＫ）の反転信号の立ち上がりに同期し
て出力する第２のフリップフロップ（２）と、 前記第１、２のフリップフロップ（１、２）の出力信号
に基づいてクロック信号（ＣＬＫ）の１パルス幅と同期
した出力信号（Ｘ）を出力する出力回路（３）と から構成したことを特徴とするエッジ検出回路。[Claims] 1. The inverted input signal (A) is converted into a clock signal (CL
a first flip-flop (1) that outputs in synchronization with the rising edge of the clock signal (CLK); and an output signal of the first flip-flop (1) that outputs the output signal in synchronization with the rising edge of the inverted signal of the clock signal (CLK). A second flip-flop (2) and an output that outputs an output signal (X) synchronized with one pulse width of the clock signal (CLK) based on the output signals of the first and second flip-flops (1, 2). An edge detection circuit comprising a circuit (3).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316788A JPH04186913A (en) | 1990-11-21 | 1990-11-21 | Edge detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316788A JPH04186913A (en) | 1990-11-21 | 1990-11-21 | Edge detecting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04186913A true JPH04186913A (en) | 1992-07-03 |
Family
ID=18080928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2316788A Pending JPH04186913A (en) | 1990-11-21 | 1990-11-21 | Edge detecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04186913A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997047089A1 (en) * | 1996-06-06 | 1997-12-11 | Sony Cinema Products Corporation | Phase locked loop circuit |
| US5856747A (en) * | 1995-11-15 | 1999-01-05 | Yazaki Corporation | Input signal determining method and apparatus |
-
1990
- 1990-11-21 JP JP2316788A patent/JPH04186913A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5856747A (en) * | 1995-11-15 | 1999-01-05 | Yazaki Corporation | Input signal determining method and apparatus |
| WO1997047089A1 (en) * | 1996-06-06 | 1997-12-11 | Sony Cinema Products Corporation | Phase locked loop circuit |
| US6097255A (en) * | 1996-06-06 | 2000-08-01 | Sony Cinema Products Corporation | Phase locked loop circuit for eliminating impulses in output data which tend to produce malfunctions |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0795013A (en) | Edge trigger type flip-flop | |
| JP2619448B2 (en) | Digital phase comparator | |
| KR102491690B1 (en) | Clock detector and clock detecting method | |
| KR960701539A (en) | SINGLE-ENDED PULSE GATING CIRCUIT | |
| JPH04186913A (en) | Edge detecting circuit | |
| US8890594B1 (en) | System for functional reset across multiple clock domains | |
| JP4649064B2 (en) | Output circuit | |
| JPH04223729A (en) | Signal synchronizing circuit apparatus | |
| JP2543108B2 (en) | Synchronous pulse generator | |
| JP3562321B2 (en) | Clock signal switching device | |
| JPH052016B2 (en) | ||
| JP4112699B2 (en) | Integrated circuit | |
| KR940000643Y1 (en) | Synchronous pulse making circuit using flip-flop | |
| JPH05327422A (en) | D flip-flop circuit | |
| JPH05327435A (en) | Semiconductor integrated circuit device | |
| JP2567110B2 (en) | D-type flip-flop circuit | |
| KR0184153B1 (en) | Frequency divider circuit | |
| JPS60196008A (en) | Flip-flop circuit | |
| JPH0429248B2 (en) | ||
| JP2000353939A (en) | Clock signal synchronous flip flop circuit | |
| JPH11150458A (en) | Semiconductor device | |
| KR100632300B1 (en) | Clock driver of semiconductor device | |
| JPH0888561A (en) | Synchronizing circuit | |
| JPH11168374A (en) | Semiconductor integrated circuit device | |
| JPS6160456B2 (en) |