JPH09197015A - Large-scale circuit testing system - Google Patents
Large-scale circuit testing systemInfo
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- JPH09197015A JPH09197015A JP8025774A JP2577496A JPH09197015A JP H09197015 A JPH09197015 A JP H09197015A JP 8025774 A JP8025774 A JP 8025774A JP 2577496 A JP2577496 A JP 2577496A JP H09197015 A JPH09197015 A JP H09197015A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路の
テスト方式に関し、特に大規模集積回路の故障検出テス
トにおける検出効率を向上するテスト方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit test method, and more particularly to a test method for improving detection efficiency in a failure detection test of a large scale integrated circuit.
【０００２】[0002]
【従来の技術】半導体集積回路中の複数のフリップフロ
ップ（Ｆ／Ｆ）をシフトレジスタのように連結して（こ
れを「スキャンパス」という）、外部端子からテスト信
号を入力し、組み合わせ回路部の動作結果をシフトレジ
スタ化したフリップフロップを介して読み出すことによ
ってテストの容易化を図るスキャンパステスト方式の従
来の方式は、例えば図６に示すような回路構成を形成し
ている。2. Description of the Related Art A plurality of flip-flops (F / F) in a semiconductor integrated circuit are connected like a shift register (this is called a "scan path"), a test signal is input from an external terminal, and a combinational circuit unit is provided. The conventional method of the scan path test method for facilitating the test by reading the operation result of (1) through a flip-flop which is formed as a shift register has a circuit configuration as shown in FIG. 6, for example.
【０００３】従来のスキャンパステスト方式は、全ての
Ｄ型フリップフロップ（Ｄ−Ｆ／Ｆ）が１相のクロック
で動作することを原則とし、回路内のＤ−Ｆ／Ｆのデー
タの直前にセレクタを挿入し、スキャンパステスト時に
おいて、セレクタは図６に実線で示すスキャンパステス
ト用データを選択し、全Ｄ−Ｆ／Ｆを１つのシフトレジ
スタ構成とし、全Ｄ−Ｆ／Ｆに対しスキャンパステスト
用のデータを入力して、テスト機能を果たしている。な
お、図６において各Ｄ−Ｆ／Ｆの直前のセレクタの入力
及びＤ−Ｆ／Ｆの出力として破線で示す信号は通常デー
タを示している。In the conventional scan path test method, all D-type flip-flops (DF / F) operate on the basis of one-phase clock in principle, and immediately before the data of DF / F in the circuit. When a selector is inserted and a scan path test is performed, the selector selects the scan path test data shown by the solid line in FIG. 6 and all the D-F / Fs have one shift register configuration. Enter the data for the scan path test and perform the test function. In FIG. 6, the signal indicated by the broken line as the input of the selector immediately before each D-F / F and the output of the D-F / F indicates normal data.
【０００４】[0004]
【発明が解決しようとする課題】しかし、上記従来のス
キャンパス方式においては、１相のクロックにて動作す
るＤ−Ｆ／Ｆ以外は、シフトレジスタ構成が成り立たな
いため、非同期にて動作しているＤ−Ｆ／Ｆは、スキャ
ンパステスト方式による故障検出テストから除外され
る。However, in the above-mentioned conventional scan path system, since the shift register configuration is not established except for the D-F / F which operates with a one-phase clock, the shift register operates asynchronously. The DF / F that is present is excluded from the failure detection test by the scan path test method.
【０００５】このため、近年の多機能かつ大規模集積回
路（ＬＳＩ）において、上記従来の方式では、故障検出
率の向上は望めないという問題点が生じるに至ってい
る。Therefore, in the recent multifunctional and large-scale integrated circuit (LSI), the above-mentioned conventional method has a problem that the failure detection rate cannot be improved.
【０００６】従って、本発明は、上記事情に鑑みて為さ
れたものであって、その目的は、ＬＳＩ内の１相同期ク
ロック動作のフリップフロップに対してのみならず、多
層クロック動作のフリップフロップに対してもスキャン
パステスト機能を果たすことを可能とし、多機能で複雑
な回路を含むＬＳＩに対しても、高い故障検出を可能と
する新規なテスト方式を提供することにある。Therefore, the present invention has been made in view of the above circumstances, and an object thereof is not only a flip-flop of a one-phase synchronous clock operation in an LSI but also a flip-flop of a multi-layer clock operation. The present invention also provides a new test method capable of performing a scan path test function and capable of high failure detection even for an LSI including a multifunctional and complicated circuit.
【０００７】[0007]
【課題を解決するための手段】前記目的を達成するた
め、本発明は、マスター・スレーブ方式のスキャンパス
用のフリップフロップ回路と、前記スキャンパス用のフ
リップフロップ回路を動作させるためのスキャンパステ
スト用のクロックを発生するクロックパタン発生回路
と、通常動作モード用のクロックと前記スキャンパステ
スト用のクロックとをテストモード信号にて切り替える
セレクタ回路と、を備え、前記各フリップフロップ回路
は、スキャンパステスト時に、前記スキャンパステスト
用のクロックで動作し、通常動作モード時において、前
記スキャンパス用のフリップフロップ回路と異なるクロ
ックで非同期的に動作するマスター・スレーブ方式のフ
リップフロップ回路に対して、その前段に前記スキャン
パステスト用クロックとの切替を行うためのセレクタ回
路を備え、該セレクタ回路をスキャンパステスト時に前
記スキャンパステスト用のクロックに切替えてスキャン
パスを形成し、故障検出テストを行うことを特徴とする
大規模集積回路のテスト方式を提供する。To achieve the above object, the present invention provides a master / slave scan path flip-flop circuit and a scan path test for operating the scan path flip-flop circuit. Pattern generator circuit for generating a clock for the scan path, and a selector circuit for switching the clock for the normal operation mode and the clock for the scan path test by a test mode signal. For a master-slave flip-flop circuit that operates at the clock for the scan path test at the time of the test and asynchronously operates at a clock different from that of the flip-flop circuit for the scan path at the normal operation mode, The scan path test clock in the previous stage Of a large-scale integrated circuit characterized by comprising a selector circuit for performing switching, and switching the selector circuit to a clock for the scan path test at the time of the scan path test to form a scan path and performing a failure detection test. Provide a test method.
【０００８】本発明は、スキャンパステスト用のフリッ
プフロップ回路を、マスター回路及びスレーブ回路にて
構成し、スキャンパステスト時に、マスター側フリップ
フロップ回路とスレーブ側フリップフロップ回路に、そ
れぞれ異なった位相のクロックパルスを入力し、非同期
回路に対しても、スキャンパスを形成して、故障の検出
を行うように構成したことにより、非同期回路を多数含
んでなる（すなわち、例えば共通のシステムクロック以
外にこのシステムクロックと異なるタイミングエッジ又
は他のクロックで駆動される回路を含む多相クロック設
計方式の）、多機能な大規模集積回路に対して、有効に
故障の検出が可能となる。According to the present invention, a flip-flop circuit for a scan path test is composed of a master circuit and a slave circuit, and the master side flip-flop circuit and the slave side flip-flop circuit have different phases during the scan path test. Since a clock pulse is input and a scan path is formed for an asynchronous circuit to detect a failure, a large number of asynchronous circuits are included (that is, in addition to a common system clock, for example, It is possible to effectively detect a failure in a multi-functional large-scale integrated circuit (of a multi-phase clock design method including a circuit driven by a timing edge different from the system clock or another clock).
【０００９】[0009]
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に詳細に説明する。図１は、本発明の一
実施形態に係るスキャンパス方式の構成を示す図であ
る。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a diagram showing a configuration of a scan path system according to an embodiment of the present invention.
【００１０】図１を参照して、クロック発生器４は、ス
キャンパステスト時、立ち上げエッジの異なる２相のク
ロックを発生する。すなわち、端子ＳＣ、ＳＣ２から２
相のスキャンクロックが出力される。Referring to FIG. 1, clock generator 4 generates two-phase clocks having different rising edges during a scan path test. That is, terminals SC, SC2 to 2
The phase scan clock is output.
【００１１】フリップロップ１、２、５、６は、マスタ
ー回路とスレーブ回路で構成されたマスター・スレーブ
型のスキャンパス用フリップフロップ回路であり、スキ
ャンパステスト時において、クロック発生器４で発生さ
れた２相クロックをそれぞれマスター回路及びスレーブ
回路に入力する。The flip-flops 1, 2, 5 and 6 are master-slave type scan-path flip-flop circuits composed of a master circuit and a slave circuit, and are generated by the clock generator 4 during the scan-path test. The two-phase clocks are input to the master circuit and the slave circuit, respectively.
【００１２】図２は、図１に示したクロック発生器４の
回路構成の一例を示している。入力されたクロック信号
ＣＬＫの正転及び反転信号をＤ型フリップフロップでそ
れぞれ分周し、これらの出力の論理積及び論理和をとる
ことによって、図３のタイミング図に示すように、スキ
ャンパステスト用の立ち上がりエッジが同期しない２相
クロックを端子ＳＣ、ＳＣ２に出力する。FIG. 2 shows an example of a circuit configuration of the clock generator 4 shown in FIG. As shown in the timing chart of FIG. 3, the scan path test is performed by dividing the normal and inverted signals of the input clock signal CLK by the D-type flip-flops and calculating the logical product and logical sum of these outputs. A two-phase clock whose rising edges are not synchronized is output to the terminals SC and SC2.
【００１３】また、本実施形態において、フリップフロ
ップ１、２、５、６は、いずれも、例えば図４に示すよ
うな構成とされている。すなわち、これらのフリップフ
ロップは、互いに異なる位相のクロックでデータを取り
込むマスター回路とスレーブ回路の２つのフリップフロ
ップを有しており、マスター回路のデータ入力として、
通常データ（Ｄ）とスキャン入力データ（ＳＩ）を入力
とし、端子ＳＭＣ（Scan Mode Control）に入力される
第１のモード切替信号ａ（通常動作モードとスキャンパ
ステスト動作モードの切替制御信号）により、これらの
入力を切替えるセレクタの出力が入力される。Further, in the present embodiment, each of the flip-flops 1, 2, 5, 6 is configured as shown in FIG. 4, for example. That is, these flip-flops have two flip-flops, a master circuit and a slave circuit, which take in data with clocks of different phases, and as a data input of the master circuit,
The normal data (D) and the scan input data (SI) are input, and the first mode switching signal a (switching control signal between the normal operation mode and the scan path test operation mode) input to the terminal SMC (Scan Mode Control) is used. , The output of the selector that switches these inputs is input.
【００１４】そして、マスター回路を構成するＤ型フリ
ップフロップのクロック入力は、クロック発生器４の端
子ＳＣ、ＳＣ２から出力される２相クロック（図３参
照）の否定論理和（ＮＯＲ）出力が供給され、スレーブ
回路を構成するＤ型フリップフロップのクロック入力
は、クロック発生器４の端子ＳＣから出力されるスキャ
ンクロックが供給され、これらのフリップフロップのラ
ッチタイミングを定めるクロック入力は立ち上がりエッ
ジは、図５にタイミングチャート（図５のＳＣとＮＯＲ
参照）で示すように互いに相違している。スレーブ回路
を構成するフリップフロップの出力Ｑは出力端子Ｑ、Ｓ
Ｑに供給され、通常データ出力、スキャン出力データと
して出力される。The clock input of the D-type flip-flop constituting the master circuit is supplied with the NOR output of the two-phase clocks (see FIG. 3) output from the terminals SC and SC2 of the clock generator 4. The clock inputs of the D-type flip-flops that form the slave circuit are supplied with the scan clock output from the terminal SC of the clock generator 4, and the clock inputs that determine the latch timing of these flip-flops have rising edges. 5 shows the timing chart (SC and NOR in Fig. 5
(See), they are different from each other. The output Q of the flip-flop that constitutes the slave circuit is output terminals Q and S
It is supplied to Q and is output as normal data output and scan output data.
【００１５】再び図１を参照して、セレクタ３は、第２
のモード切替信号ｂ（通常動作モードとスキャンパステ
スト動作モードの切替制御信号）の極性により、通常動
作時のクロック（通常クロック）と、スキャンパステス
ト時のクロック（クロック発生回路４の端子ＳＣから出
力されるスキャンクロック）と、を切り替えて出力する
選択器である。Referring again to FIG. 1, the selector 3 has a second
Depending on the polarity of the mode switching signal b (switching control signal for switching between the normal operation mode and the scan path test operation mode), the clock for the normal operation (normal clock) and the clock for the scan path test (from the terminal SC of the clock generation circuit 4) Output scan clock) and a selector for switching and outputting.
【００１６】セレクタ７は、通常動作時には、他のスキ
ャンパス用フリップフロップ１、２、５のクロック信号
とは異なるクロック信号で動作するフリップフロップ６
に対して、スキャンパステスト時において、第２のモー
ド切替信号ｂによりクロック発生回路４の端子ＳＣから
出力されるスキャンパス信号に切替えてフリップフロッ
プ６のＳＣ端子に入力するための選択器である。In a normal operation, the selector 7 operates with a clock signal different from the clock signals of the other scan path flip-flops 1, 2, and 5.
On the other hand, it is a selector for switching to the scan path signal output from the terminal SC of the clock generation circuit 4 by the second mode switching signal b and inputting it to the SC terminal of the flip-flop 6 in the scan path test. .
【００１７】通常動作時、スキャンパス用フリップフロ
ップ１、２、５は、同一のクロック（すなわち通常クロ
ック）で動作するフリップフロップであるが、フリップ
フロップ６のみ、他のスキャンパス用フリップフロップ
１、２、５とは異なるクロックで動作している。すなわ
ち、フリップフロップ６を動作させるクロックは、スキ
ャンパス用フリップフロップ１、２のデータ出力端子Ｑ
からそれぞれ出力されるデータを入力する組合せ回路８
で組み合わせて作成されたものである。このため、従来
のスキャンパステスト方式では、テスト不可能であり、
スキャンパステストから除外されていた（従来の方式で
はフリップフロップ６はスキャンパスから外される）。In normal operation, the scan-path flip-flops 1, 2, 5 are flip-flops that operate with the same clock (that is, a normal clock), but only the flip-flop 6 and the other scan-path flip-flops 1, It is operating with a clock different from that of the second and fifth clocks. That is, the clock for operating the flip-flop 6 is the data output terminal Q of the scan-path flip-flops 1, 2.
Combination circuit 8 for inputting the data respectively output from
It was created in combination with. Therefore, the conventional scan path test method cannot be tested,
It was excluded from the scan path test (the flip-flop 6 is removed from the scan path in the conventional method).
【００１８】これに対して、本実施形態においては、セ
レクタ７を、フリップフロップ６のクロック入力の前段
に配置することにより、スキャンパステスト時に、フリ
ップフロップ６を駆動するクロックはクロック発生器４
から出力されるスキャンクロックに切り替わり、フリッ
プフロップ６は、スキャンパステスト可能となる（すな
わちスキャンパス用フリップフロップとして作動す
る）。On the other hand, in the present embodiment, the selector 7 is arranged in front of the clock input of the flip-flop 6, so that the clock driving the flip-flop 6 is the clock generator 4 during the scan path test.
The flip-flop 6 can be tested for the scan path (that is, operates as a scan-path flip-flop) by switching to the scan clock output from.
【００１９】なお、図１には、通常動作時にフリップフ
ロップ６に対して供給されるクロックの一例として、ス
キャンパス用フリップフロップ１、２のデータ出力端子
Ｑからそれぞれ出力されるデータを入力する組合せ回路
８で組み合わせて作成されるクロックを示したが、本発
明はこれに限定されるものでなく、例えば、通常動作時
に供給されるクロック（システムクロック）と相違する
クロックで駆動されるマスタ・スレーブ方式のフリップ
フロップに対しても、スキャンパステスト時にスキャン
クロックを供給するように切替制御することにより、こ
のフリップフロップをスキャンパスに挿入することがで
きる。In FIG. 1, as an example of a clock supplied to the flip-flop 6 in the normal operation, a combination in which data output from the data output terminals Q of the scan-path flip-flops 1 and 2 are input. Although the clock generated by combining with the circuit 8 is shown, the present invention is not limited to this, and for example, a master / slave driven by a clock different from the clock (system clock) supplied during normal operation. With respect to the flip-flop of the system, the flip-flop can be inserted in the scan path by switching control so as to supply the scan clock at the scan path test.
【００２０】[0020]
【発明の効果】以上説明したように、本発明によれば、
非同期回路を多数含んでなる多機能な大規模集積回路に
対して、有効に故障の検出が可能となる。As described above, according to the present invention,
It is possible to effectively detect a failure in a multi-functional large-scale integrated circuit including a large number of asynchronous circuits.
【図１】本発明の一実施形態の構成を示す図である。FIG. 1 is a diagram showing a configuration of an embodiment of the present invention.
【図２】本発明の一実施形態におけるクロック発生器の
構成の一例を示す図である。FIG. 2 is a diagram showing an example of a configuration of a clock generator according to an embodiment of the present invention.
【図３】本発明の一実施形態におけるクロック発生器で
出力される２相クロックのタイミングチャートである。FIG. 3 is a timing chart of a two-phase clock output by the clock generator according to the embodiment of the present invention.
【図４】本発明の一実施形態におけるスキャンパス用フ
リップフロップの構成を示す図である。FIG. 4 is a diagram showing a configuration of a scan path flip-flop according to an embodiment of the present invention.
【図５】図４のマスター回路及びスレーブ回路のタイミ
ングチャートである。5 is a timing chart of the master circuit and the slave circuit of FIG.
【図６】従来のスキャンパス方式のテスト回路を記述し
た回路図である。FIG. 6 is a circuit diagram describing a test circuit of a conventional scan path system.
１、２、５、６ フリップロップ ４ クロック発生回路 ３、７ セレクタ回路 1, 2, 5, 6 Flip-lop 4 Clock generation circuit 3, 7 Selector circuit
Claims (3)
のフリップフロップ回路と、 スキャンパステスト用のクロックを発生するクロックパ
タン発生回路と、 通常動作モード用のクロックと前記スキャンパステスト
用のクロックとをテストモード信号にて切り替えるセレ
クタ回路と、を備え、 前記各フリップフロップ回路は、スキャンパステスト時
に、前記スキャンパステスト用のクロックで動作し、 通常動作モード時において、前記スキャンパス用のフリ
ップフロップ回路と異なるクロックで非同期的に動作す
るマスター・スレーブ方式のフリップフロップ回路に対
して、その前段に前記スキャンパステスト用クロックと
の切替を行うためのセレクタ回路を備え、該セレクタ回
路をスキャンパステスト時に前記スキャンパステスト用
のクロックに切替え、スキャンパスを形成し、故障検出
テストを行うことを特徴とする大規模集積回路のテスト
方式。1. A master / slave scan path flip-flop circuit, a clock pattern generation circuit for generating a scan path test clock, a normal operation mode clock and the scan path test clock. A selector circuit that switches according to a test mode signal, wherein each of the flip-flop circuits operates at the scan path test clock during a scan path test, and the scan path flip-flop circuit during a normal operation mode. For a master-slave flip-flop circuit that operates asynchronously with a clock different from the above, a selector circuit for switching to the scan path test clock is provided in the preceding stage, and the selector circuit is used during the scan path test. The scan path test A test method for large-scale integrated circuits characterized by switching to lock, forming a scan path, and performing a failure detection test.
ジが互いに異なる２相クロックを発生することを特徴と
する請求項１記載の大規模集積回路のテスト方式。2. The test system for a large scale integrated circuit according to claim 1, wherein the clock generation circuit generates two-phase clocks having different rising edges.
パス用のフリップフロップと、スキャンパス用フリップ
フロップ専用の２相クロックを発生するクロック発生回
路を備え、 通常動作モード時に前記スキャンパス用のフリップフロ
ップを駆動するクロックと異なるタイミングクロックで
作動するマスター・スレーブ方式のフリップフロップに
対して、スキャンパステストモード時に、スキャンパス
クロックを供給するようにクロック信号の切替えを行う
手段を備え、スキャンパステストモード時に、通常動作
モード時に前記異なるタイミングクロックで作動するフ
リップフロップをスキャンパスを構成するシフトレジス
タに挿入して、故障検出テストを行うことを特徴とする
大規模集積回路のテスト方式。3. A flip-flop for a scan path in a normal operation mode, comprising a master-slave type flip-flop for a scan path and a clock generation circuit for generating a dedicated two-phase clock for the scan-path flip-flop. For a master / slave flip-flop that operates with a timing clock different from the clock that drives the clock, the scan path test mode is equipped with a means for switching the clock signal so as to supply the scan path clock in the scan path test mode. Sometimes, a test method for a large scale integrated circuit is characterized in that a flip-flop that operates with the different timing clock in a normal operation mode is inserted into a shift register that constitutes a scan path to perform a failure detection test.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8025774A JPH09197015A (en) | 1996-01-19 | 1996-01-19 | Large-scale circuit testing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8025774A JPH09197015A (en) | 1996-01-19 | 1996-01-19 | Large-scale circuit testing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09197015A true JPH09197015A (en) | 1997-07-31 |
Family
ID=12175205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8025774A Pending JPH09197015A (en) | 1996-01-19 | 1996-01-19 | Large-scale circuit testing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09197015A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990029918A (en) * | 1997-09-18 | 1999-04-26 | 디어터 크리스트, 베르너 뵈켈 | Test method of electronic circuit |
-
1996
- 1996-01-19 JP JP8025774A patent/JPH09197015A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990029918A (en) * | 1997-09-18 | 1999-04-26 | 디어터 크리스트, 베르너 뵈켈 | Test method of electronic circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990601 |