JPS6222461A - 積層型セラミツクパツケ−ジ - Google Patents
積層型セラミツクパツケ−ジInfo
- Publication number
- JPS6222461A JPS6222461A JP16273585A JP16273585A JPS6222461A JP S6222461 A JPS6222461 A JP S6222461A JP 16273585 A JP16273585 A JP 16273585A JP 16273585 A JP16273585 A JP 16273585A JP S6222461 A JPS6222461 A JP S6222461A
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- JP
- Japan
- Prior art keywords
- bonding
- bonding pad
- pellet
- tip
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は積層型セラミックパッケージに関し、特にボン
ディング部の先端構造を改めた積層型セラミンクパッケ
ージに関する。
ディング部の先端構造を改めた積層型セラミンクパッケ
ージに関する。
本発明は、積層型セラミックパッケージにおいて、
特定ビンのボンディングパッド先端部に、そのボンディ
ングパッド部が形成されたセラミック層ごとボンディン
グパッドの一部を切削した切り欠き部を設けることによ
り、 リード線の電気的ショートおよびボンディング作業の不
具合をなくしたものである。
ングパッド部が形成されたセラミック層ごとボンディン
グパッドの一部を切削した切り欠き部を設けることによ
り、 リード線の電気的ショートおよびボンディング作業の不
具合をなくしたものである。
近年、ＬＳＩ（大規模集積回路）の高集積度化および高
速化が進むにつれ、そのペレットは縮小化されるととも
に、ボンディングパッドはペレットの相対向する２辺に
のみ配置されることが多くなってきた。従来、この種の
ペレットに対しては、第３図に示すように、２辺にのみ
ボンディングパッドを有する積層型セラミックパッケー
ジが用いられていた。第３図において、−列に並んだボ
ンディングパッド７ａ〜７ｅを有するＬＳＩベレントロ
がダイアタッチ部１上にマウントされている。
速化が進むにつれ、そのペレットは縮小化されるととも
に、ボンディングパッドはペレットの相対向する２辺に
のみ配置されることが多くなってきた。従来、この種の
ペレットに対しては、第３図に示すように、２辺にのみ
ボンディングパッドを有する積層型セラミックパッケー
ジが用いられていた。第３図において、−列に並んだボ
ンディングパッド７ａ〜７ｅを有するＬＳＩベレントロ
がダイアタッチ部１上にマウントされている。
パッケージ８のボンディングバンド２ａ〜２ｅは一列に
並んでおり、ベレット上のボンディングパッド７ａ〜７
ｅと例えばアルミニウムからなるリード線５によって電
気的に接続される。
並んでおり、ベレット上のボンディングパッド７ａ〜７
ｅと例えばアルミニウムからなるリード線５によって電
気的に接続される。
上述した従来の積層型セラミックパッケージは、リード
線５が隣接するケース側のボンディングバンド２ａ〜２
ｅとショートしてしまうという欠点を有している。従来
構造の斜視図を示す第３図および従来構造の上面図を示
す第４図において、ＬＳｌ、ペレット６上のボンディン
グバンド７ａ〜７ｅとパッケージ８上のボンディングバ
ンド２ａ〜２ｅのそれぞれをリード線５でボンディング
するのであるが、ＬＳＩペレット６上のボンディングバ
ンド７ａ〜７ｅはコーナ一部に集中していることが多い
。このため、ＬＳＩペレット６のボンディングパッド７
ｄとパッケージ８のボンディングバンド２ｄを結線して
いるリード線が、パッケージ８の隣接するボンディング
パッド２ｃと接触してしまうという欠点を有している。
線５が隣接するケース側のボンディングバンド２ａ〜２
ｅとショートしてしまうという欠点を有している。従来
構造の斜視図を示す第３図および従来構造の上面図を示
す第４図において、ＬＳｌ、ペレット６上のボンディン
グバンド７ａ〜７ｅとパッケージ８上のボンディングバ
ンド２ａ〜２ｅのそれぞれをリード線５でボンディング
するのであるが、ＬＳＩペレット６上のボンディングバ
ンド７ａ〜７ｅはコーナ一部に集中していることが多い
。このため、ＬＳＩペレット６のボンディングパッド７
ｄとパッケージ８のボンディングバンド２ｄを結線して
いるリード線が、パッケージ８の隣接するボンディング
パッド２ｃと接触してしまうという欠点を有している。
この現象はボンディングパッド７ｄ〜２ｄ間の距離が長
い場合に特に顕著に現われる。このため、最近ではパフ
ケージのボンディングバンドパターンの先端に、切り欠
き部を設け、電気的ショートを避けるという方法も考案
されている。しかし、この場合でも、リード線パッケー
ジのセラミック部に接触してしまうため、正常なボンデ
ィングを行うことができないという欠点がある。
い場合に特に顕著に現われる。このため、最近ではパフ
ケージのボンディングバンドパターンの先端に、切り欠
き部を設け、電気的ショートを避けるという方法も考案
されている。しかし、この場合でも、リード線パッケー
ジのセラミック部に接触してしまうため、正常なボンデ
ィングを行うことができないという欠点がある。
本発明の目的は、上記の欠点を除去することにより、リ
ード線のショートやボンディング作業の不具合を生ずる
ことなくＬＳＩペレットを実装できる積層型セラミック
パッケージを提供することにある。
ード線のショートやボンディング作業の不具合を生ずる
ことなくＬＳＩペレットを実装できる積層型セラミック
パッケージを提供することにある。
本発明は、ダイアタッチ部を有する第１セラミック層と
複数のボンディングパッドを有する第２セラミック層と
、シール部を有する第３セラミック層との少なくとも３
層を備えた積層型セラミツ 島りパッケー
ジにおいて、特定ピンのボンディングパッド先端部に、
そのボンディングパッドの一部が上記第２セラミック層
まで切削された切り欠き部を有することを特徴とする。
複数のボンディングパッドを有する第２セラミック層と
、シール部を有する第３セラミック層との少なくとも３
層を備えた積層型セラミツ 島りパッケー
ジにおいて、特定ピンのボンディングパッド先端部に、
そのボンディングパッドの一部が上記第２セラミック層
まで切削された切り欠き部を有することを特徴とする。
本発明は、パッケージとＬＳＩペレットのボンディング
パッドの相互位置関係により、リード線の電気的ショー
トやボンディング作業に不具合をきたすパフケージの特
定のボンディングパッドの先端部に、パッドが形成され
たセラミック層ごと切削した切り欠き部が設けられてい
るので、リート線の電気的ショートのみならず、ボンデ
ィング作業の不具合もなくすことができる。
パッドの相互位置関係により、リード線の電気的ショー
トやボンディング作業に不具合をきたすパフケージの特
定のボンディングパッドの先端部に、パッドが形成され
たセラミック層ごと切削した切り欠き部が設けられてい
るので、リート線の電気的ショートのみならず、ボンデ
ィング作業の不具合もなくすことができる。
次に、本発明の実施例について図面を参照して説明する
。第１図は本発明一実施例の要部を示す斜視図である。
。第１図は本発明一実施例の要部を示す斜視図である。
本実施例は、ダイアタッチ部１と、シール部３と、−列
に並んだボンディングパッド２ａ〜２ｅを有する積層型
セラミックパッケージ８において、特定ピンのボンディ
ングパッド２ｃの先端部にセラミック層ごとボンディン
グ部の一部を切削した切り欠き部４を有している。
に並んだボンディングパッド２ａ〜２ｅを有する積層型
セラミックパッケージ８において、特定ピンのボンディ
ングパッド２ｃの先端部にセラミック層ごとボンディン
グ部の一部を切削した切り欠き部４を有している。
本発明の特徴は、第１図において切り欠き部４を設けた
ことにある。
ことにある。
次に、第２図に第１図で示した積層型セラミックパッケ
ージ８にＬＳＩペレット６を実装した場合を示す。ＬＳ
Ｉペレット６上のボンディングパッド７ａ〜７ｅとパッ
ケージ８のボンディングパッド２ａ〜２ｅのそれぞれを
リード線５で結線する。この際、ボンディングパッド７
ｄ〜２ｄ間のリード線はケースの隣接するボンディング
バンド２ｃの先端部付近を通過しているが、ボンディン
グパッド２ｃの先端部にセラミック層ごと切削した切り
欠き部４が設けであるため、電気的ショートやボンディ
ング作業の不具合等の発生がない。
ージ８にＬＳＩペレット６を実装した場合を示す。ＬＳ
Ｉペレット６上のボンディングパッド７ａ〜７ｅとパッ
ケージ８のボンディングパッド２ａ〜２ｅのそれぞれを
リード線５で結線する。この際、ボンディングパッド７
ｄ〜２ｄ間のリード線はケースの隣接するボンディング
バンド２ｃの先端部付近を通過しているが、ボンディン
グパッド２ｃの先端部にセラミック層ごと切削した切り
欠き部４が設けであるため、電気的ショートやボンディ
ング作業の不具合等の発生がない。
以上説明したように本発明は、特定ピンのボンディング
パッド先端部にパッドが形成されたセラミック層ごとボ
ンディングパッドの一部を切削した切り欠き部を設ける
ことにより、ＬＳＩペレットを実装した際、リード線に
よる電気的ショートやボンディング作業の不具合等が生
ずることがなく、正常なＬＳＩペレット実装が可能であ
るという効果がある。
パッド先端部にパッドが形成されたセラミック層ごとボ
ンディングパッドの一部を切削した切り欠き部を設ける
ことにより、ＬＳＩペレットを実装した際、リード線に
よる電気的ショートやボンディング作業の不具合等が生
ずることがなく、正常なＬＳＩペレット実装が可能であ
るという効果がある。
第１図は本発明の一実施例の要部を示す斜視図。
第２図は第１図のパッケージにＬＳＩペレットを実装し
た場合の要部を示す斜視図。 第３図は従来例パッケージにＬＳＩペレットを実装した
場合の要部を示す斜視図。 第４図はその上面図。 １・・・ダイアタッチ部。２ａ〜２ｅ、？ａ〜７ｅ・・
・ボンディングパッド、３・・・シール部、４・・・切
り欠き部、５・・・リード線、６・・・ＬＳＩペレット
、８・・・パッケージ。
た場合の要部を示す斜視図。 第３図は従来例パッケージにＬＳＩペレットを実装した
場合の要部を示す斜視図。 第４図はその上面図。 １・・・ダイアタッチ部。２ａ〜２ｅ、？ａ〜７ｅ・・
・ボンディングパッド、３・・・シール部、４・・・切
り欠き部、５・・・リード線、６・・・ＬＳＩペレット
、８・・・パッケージ。
Claims (1)
- （１）ダイアタッチ部を有する第１セラミック層と複数
のボンディングパッドを有する第２セラミック層と、シ
ール部を有する第３セラミック層との少なくとも３層を
備えた積層型セラミックパッケージにおいて、 特定ピンのボンディングパッド先端部に、そのボンディ
ングパッドの一部が上記第２セラミック層まで切削され
た切り欠き部を有する ことを特徴とする積層型セラミックパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16273585A JPS6222461A (ja) | 1985-07-22 | 1985-07-22 | 積層型セラミツクパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16273585A JPS6222461A (ja) | 1985-07-22 | 1985-07-22 | 積層型セラミツクパツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6222461A true JPS6222461A (ja) | 1987-01-30 |
Family
ID=15760265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16273585A Pending JPS6222461A (ja) | 1985-07-22 | 1985-07-22 | 積層型セラミツクパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6222461A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629356A (ja) * | 1991-06-13 | 1994-02-04 | Nec Yamagata Ltd | 半導体素子用容器 |
-
1985
- 1985-07-22 JP JP16273585A patent/JPS6222461A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629356A (ja) * | 1991-06-13 | 1994-02-04 | Nec Yamagata Ltd | 半導体素子用容器 |
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