JPS62188232A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS62188232A
JPS62188232A JP61029313A JP2931386A JPS62188232A JP S62188232 A JPS62188232 A JP S62188232A JP 61029313 A JP61029313 A JP 61029313A JP 2931386 A JP2931386 A JP 2931386A JP S62188232 A JPS62188232 A JP S62188232A
Authority
JP
Japan
Prior art keywords
bonding
chip
package base
electrodes
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP61029313A
Other languages
English (en)
Other versions
JPH0722169B2 (ja
Inventor
Kazuyoshi Saito
和敬 斎藤
Hirohiko Izumi
和泉　裕彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP61029313A priority Critical patent/JPH0722169B2/ja
Publication of JPS62188232A publication Critical patent/JPS62188232A/ja
Publication of JPH0722169B2 publication Critical patent/JPH0722169B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置に係り、特に半導体チップのパッケ
ージへの実装構造に関する。
（従来の技術） 半導体集積回路は近年ますます高集積化されている。こ
れに伴い、半導体チップを収容するパッケージも大型化
し、パッケージ上の電極数が３００にも及ぶものが現わ
れている。
第２図（ａ）（ｂ）は半導体集積回路チップの一般的な
実装構造を示している。２１がチップであり、２３がこ
れを搭載したパッケージ基台であって、チップ２１上の
電極パッド２２とパッケージ基台２３上の電極２４との
間はボンディング・ワイヤ２５により接続されている。
集積回路の高集積化、多ビン化に伴い、チップ上の電極
パッド列及びパッケージ基台上の電極列の面積や間隔は
今後も更に縮小化していく傾向にある。しかしこの縮小
化には技術的に限界がある。
第３図（ａ）（ｂ）はこの問題を解決するために考えら
れた実装構造である。集積回路チップ３１の電極パッド
３２は各辺に沿って２列設けられ、パッケージ基台３３
上の電極３４も階段状に２段に配列形成され、これら電
極パッド３２と電極３４間をボンディング・ワイヤ３５
により接続している。この様な多段ボンディングにより
、電極間隔等を極端に縮小することなく、多ビン化に対
応しようとするものである。
（発明が解決しようとする問題点） 第３図のように多段ワイヤ・ボンディング技術を適用し
た場合、ボンディング・ワイヤの過密化により短絡の可
能性が高いものとなる。これに対し、ワイヤ・ボンディ
ング方向を隣同士交互にすることで短絡を防止する提案
がなされているが（特開昭５９−１９５８５６号公報）
、根本的解決にはなってはいない。また更に高密度多段
階電極化した場合、ワイヤ・ボンディングそのものを行
なうことが困難になる。更に、ボンディング・ワイヤの
高密度化に伴いワイヤの太さが減少していく傾向にある
ため、例えばＭＨ線など比較的大電流が流れる部分は復
数本のワイヤを設けなければならない、といった問題が
生じる。
本発明は上記したような問題を解決して、多ビン化パッ
ケージへの信頼性の高い実装構造を実現した半導体装置
を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明は、半導体チップ上の電極パッドとパッケージ基
台上の電極との間の接続を、ワイヤ・ボンディングとワ
イヤレス・ボンディングの組合わせにより行なうように
したことを特徴とする。
（作用） 本発明によれば、ワイヤ・ボンディングとワイヤレス・
ボンディングの組合わせによって、多ビン化実装構造の
場合にもボンディング・ワイヤ間のピッチを従来より大
きく保つことができる。
また特に、パッケージ側電極を２段構造として、下段を
半導体チップ表面とほぼ同じ高さにすれば、先ず下段電
極とチップ上１ｔｔｔバンドの間をテープリードやビー
ムリードなどのワイヤレス・ボンディングによって一括
接続を行なった後、上段電極とチップ上の残りの電極パ
ッドとの間をワイヤ・ボンディングすることにより、ボ
ンディング・ワイヤとリードとの間の短絡の危険を小さ
くしてボンディング接続を容易に行なうことができる。
またｌ！電源線と比較的大きい電流が流れる部分に優先
的にワイヤレス・ボンディングを利用すれば、細いボン
ディング・ワイヤを併設することなく、十分な電流容量
を確保することができる。
（実施例） 第１図（ａ）（ｂ）は本発明の一実施例の集積回路チッ
プ実装構造を示す。１１は集積回路チップであり、その
電極パッド１２は各辺に沿って２列に分けてジグザグ状
に配列形成されている。
１３はチップ１１を搭載したパッケージ基台であり、こ
のパッケージ基台１３上の電極１４は階段状に高さの異
なる位置に２段に渡って配列形成されている。下段の電
極配列と上段の電極配列は半ピツチずつずれたジグザグ
状となっている。この様なチップ１１上の電極パッド１
２とパッケージ基台１３上の電極１４の間を、この実施
例ではＴ　Ａ　Ｂ　（Ｔ　ａｐｅ　　Ａ　ｕｔｏｍａｔ
ｅｄ　　Ｂ　ｏｎｄｉｎＱ）法とワ　。
イヤ・ボンディング法の組合わせにより接続している。
即ち、パッケージ基台１３の下段の電極部の高さ位置が
ほぼチップ１１の表面位置に等しく、先ずパッケージ基
台１３上の電極１４のうち下段部分とチップ１１上の電
極パッド１２のうち外側部分との間をＴＡＢ法によるテ
ープリード１６により接続し、次にパッケージ基台１３
上の電極１４のうち上段部分とチップ１１上の電極パッ
ド１２のうち内側部分との間をボンディング・ワイヤ１
５により接続している。この実施例ではＴＡＢ法として
、５ＴＡＢ　（Ｂｕｎｐｅｄ　　ＴＡＢ）法と呼ばれる
、突起状電極１７つきのテープを用いた場合を示してい
る。またこの実施例では、電源線など比較的大きい電流
が流れる部分に、ボンディング・ワイヤ１５に比べて電
流容量の大きいテープリード１６を用いている。
この様な構造とすれば、ボンディング・ワイヤ１５の過
密を解消することができ、ボンディング・ワイヤ１５間
の短絡事故を防止することができる。またボンディング
・ワイヤ１５とテープリード１６とは高さが異なり、し
かもテープリード１６はたるみがないから、ボンディン
グ・ワイヤ１５とテープリード１６間の短絡事故の確率
も非常に少ない。従って信頼性の高い多ビン化実装が可
能になる。電流の大きい部分にテープリードを用いると
いう使い分けを行なうことにより、細いボンディング・
ワイヤを２本併設するという煩わしさも解消される。ボ
ンディング接続の半分をＴＡＢ法で一括接続するため、
ボンディング工程は非常に簡単である。
本発明は上記実施例に限られるものではない。
例えば上記実施例では、パッケージ基台上の電極を２段
構造としたが、３段以上とし、１段目のみワイヤレスで
他の段をボンディング・ワイヤとし、あるいは２段目ま
でワイヤレスとしてそれ以上をボンディング・ワイヤと
するなど、種々の組合わせが可能である。またパッケー
ジ基台上の電極が階段状に配置されない場合にも、ワイ
ヤ・ボンディングとワイヤレス・ボンディングの組合わ
せにより十分効果が得られる。また上記実施例ではワイ
ヤレス・ボンディングの例としてＴＡＢ法を利用したが
、ビームリードなどを利用することもできる。
その他車発明はその趣旨を逸脱しない範囲で種々変形し
て実施することができる。
［発明の効果］ 以上述べたように本発明によれば、多ビン化パッケージ
への信頼性の高い実装を実現した半導体装置を得ること
ができる。
【図面の簡単な説明】
第１図（ａ）（ｂ）は本発明の一実施例の集積回路チッ
プ実装構造を示す平面図と断面図、第２図（ａ）（ｂ）
及び第３図（ａ）（ｂ）は従来の実装構造を示す平面図
と断面図である。 １１・・・集積回路チップ、１２・・・電極パッド、１
３・・・パッケージ基台、１４・・・１ｆ極、１５・・
・ボンディング・ワイヤ、１６・・・テープリード、１
７・・・突起電極。 出願人代理人　弁理士　鈴江武彦 第１図

Claims (2)

    【特許請求の範囲】
  1. （１）半導体チップと、このチップが搭載されたパッケ
    ージとを有する半導体装置において、前記半導体チップ
    上の電極パッドと前記パッケージ基台上の電極との間を
    、ワイヤ・ボンディングとワイヤレス・ボンディングの
    組み合せにより接続してなることを特徴とする半導体装
    置。
  2. （２）前記半導体チップ上の電極パッドがチップの１辺
    につき２列以上配列形成され、前記パッケージ基台上の
    電極が階段状の異なる高さ位置に２列以上配列形成され
    、前記半導体チップ上の外側の電極パッド列と前記パッ
    ケード基台上の下段の電極列との間がテープリードまた
    はビームリードにより接続され、前記半導体チップ上の
    内側の電極パッド列と前記パッケージ基台上の上段の電
    極列との間がボンディング・ワイヤにより接続されてい
    る特許請求の範囲第１項記載の半導体装置。
JP61029313A 1986-02-13 1986-02-13 半導体装置 Expired - Lifetime JPH0722169B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61029313A JPH0722169B2 (ja) 1986-02-13 1986-02-13 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61029313A JPH0722169B2 (ja) 1986-02-13 1986-02-13 半導体装置

Publications (2)

Publication Number Publication Date
JPS62188232A true JPS62188232A (ja) 1987-08-17
JPH0722169B2 JPH0722169B2 (ja) 1995-03-08

Family

ID=12272727

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61029313A Expired - Lifetime JPH0722169B2 (ja) 1986-02-13 1986-02-13 半導体装置

Country Status (1)

Country Link
JP (1) JPH0722169B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5555981A (en) * 1992-05-26 1996-09-17 Empak, Inc. Wafer suspension box

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5555981A (en) * 1992-05-26 1996-09-17 Empak, Inc. Wafer suspension box
US5749467A (en) * 1992-05-26 1998-05-12 Empak, Inc. Wafer suspension box

Also Published As

Publication number Publication date
JPH0722169B2 (ja) 1995-03-08

Similar Documents

Publication Publication Date Title
US6541846B2 (en) Dual LOC semiconductor assembly employing floating lead finger structure
JPS62259450A (ja) 集積回路ダイ・リ−ドフレ−ム相互接続組立体及び方法
US7671452B1 (en) Microarray package with plated contact pedestals
US4951120A (en) Lead frame and semiconductor device using the same
US6121690A (en) Semiconductor device having two pluralities of electrode pads, pads of different pluralities having different widths and respective pads of different pluralities having an aligned transverse edge
JP2001189402A (ja) 半導体装置およびその製造方法
US5408127A (en) Method of and arrangement for preventing bonding wire shorts with certain integrated circuit components
JPS62188232A (ja) 半導体装置
JP2005116687A (ja) リードフレーム、半導体装置及び半導体装置の製造方法
JPH0621328A (ja) 半導体素子の実装方法
JPH0256942A (ja) 半導体装置
KR940008340B1 (ko) 반도체 장치용 리이드 프레임
JPH04199721A (ja) ワイヤボンディグ方式半導体装置
JP2913858B2 (ja) 混成集積回路
JPH05226568A (ja) 半導体装置
JPS63104435A (ja) 半導体装置
JPS60134429A (ja) 半導体装置
JPS621239A (ja) 半導体装置
JPH0547819A (ja) 半導体装置
KR200169976Y1 (ko) 반도체 패키지
JPS60160134A (ja) Ｈｉｃ
KR100216843B1 (ko) 리드프레임의 구조 및 이를 이용한 반도체 패키지
KR100370480B1 (ko) 반도체 패키지용 리드 프레임
JPH0697218A (ja) 半導体装置
JPS61283137A (ja) 半導体装置