JPH06342874A - 高集積半導体装置 - Google Patents
高集積半導体装置Info
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- JPH06342874A JPH06342874A JP13016893A JP13016893A JPH06342874A JP H06342874 A JPH06342874 A JP H06342874A JP 13016893 A JP13016893 A JP 13016893A JP 13016893 A JP13016893 A JP 13016893A JP H06342874 A JPH06342874 A JP H06342874A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 少なくとも１個の半導体素子を搭載したパッ
ケージを複数積層した高集積半導体装置において、前記
パッケージを、積層位置に関係しない同一構成として、
積層工程における取り扱いを容易にし、信頼性の向上を
図るものである。 【構成】 １個の半導体素子に個別に設ける配線数を２
本、パッケージ１５ａ〜１５ｄを４層としたとき、各パ
ッケージ１５ａ〜１５ｄの表面側および裏面側にそれぞ
れ８本の個別配線１６ａ、１６ｂ、１７ａ〜１７ｆ、２
２ａ、２２ｂ、２３ａ〜２３ｆを設け、表面側の個別配
線１６ａ〜１７ｆと裏面側の個別配線２２ａ〜２３ｆと
を２ピッチずらして配置すると共に、その個別配線間を
ヴィアホール２６ａ、２６ｂ、２７ａ〜２７ｆで接続す
るものである。
ケージを複数積層した高集積半導体装置において、前記
パッケージを、積層位置に関係しない同一構成として、
積層工程における取り扱いを容易にし、信頼性の向上を
図るものである。 【構成】 １個の半導体素子に個別に設ける配線数を２
本、パッケージ１５ａ〜１５ｄを４層としたとき、各パ
ッケージ１５ａ〜１５ｄの表面側および裏面側にそれぞ
れ８本の個別配線１６ａ、１６ｂ、１７ａ〜１７ｆ、２
２ａ、２２ｂ、２３ａ〜２３ｆを設け、表面側の個別配
線１６ａ〜１７ｆと裏面側の個別配線２２ａ〜２３ｆと
を２ピッチずらして配置すると共に、その個別配線間を
ヴィアホール２６ａ、２６ｂ、２７ａ〜２７ｆで接続す
るものである。
Description
【０００１】
【産業上の利用分野】本発明は、複数の半導体素子で構
成した半導体装置に関し、特に、半導体素子を搭載した
パッケージ（ＴＡＢ、ＱＦＰ、ＴＣＰ）が重ね合わさ
れ、積層構造になっている高集積半導体装置に関するも
のである。
成した半導体装置に関し、特に、半導体素子を搭載した
パッケージ（ＴＡＢ、ＱＦＰ、ＴＣＰ）が重ね合わさ
れ、積層構造になっている高集積半導体装置に関するも
のである。
【０００２】
【従来の技術】従来、この種の高集積半導体装置は、例
えば、ＴＡＢ技術入門、（株）工業調査会、１９９０年
１月２５日発行、あるいは、特開平３−２９５２６６号
公報に開示され、その構成をそれぞれ図１２および図１
４に示す。
えば、ＴＡＢ技術入門、（株）工業調査会、１９９０年
１月２５日発行、あるいは、特開平３−２９５２６６号
公報に開示され、その構成をそれぞれ図１２および図１
４に示す。
【０００３】図１２に示す高集積半導体装置は、ＳＲＡ
ＭをＴＡＢ実装後に積層実装した分解斜視図であり、一
例として、４層を示す。図において、１ａ〜１ｄは第１
層パッケージ〜第４層パッケージであり、この第１層パ
ッケージ１ａ〜第４層パッケージ１ｄには、それぞれ図
示せぬ半導体素子を搭載する。２はマザーボードであ
り、このマザーボード２は、この第１層パッケージ１ａ
〜第４層パッケージ１ｄを搭載する。３ａ〜３ｄは、第
１層リード〜第４層リードであり、この第１層リード３
ａ〜第４層リード３ｄは、それぞれ第１層パッケージ１
ａ〜第４層パッケージ１ｄに設けられる。４ａ〜４ｄ
は、個別端子であり、この個別端子４ａ〜４ｄは、それ
ぞれ第１層リード３ａ〜第４層リード３ｄに接続し、第
１層パッケージ１ａ〜第４層パッケージ１ｄの半導体素
子（図示せず）を選択するためのチップセレクト端子で
ある。５ａ〜５ｉは共通端子であり、この共通端子５ａ
〜５ｄは、それぞれ第１層パッケージ１ａ〜第４層パッ
ケージ１ｄの各リードがすべて重なって接続し、例え
ば、アドレス端子、データ端子、電源端子である。
ＭをＴＡＢ実装後に積層実装した分解斜視図であり、一
例として、４層を示す。図において、１ａ〜１ｄは第１
層パッケージ〜第４層パッケージであり、この第１層パ
ッケージ１ａ〜第４層パッケージ１ｄには、それぞれ図
示せぬ半導体素子を搭載する。２はマザーボードであ
り、このマザーボード２は、この第１層パッケージ１ａ
〜第４層パッケージ１ｄを搭載する。３ａ〜３ｄは、第
１層リード〜第４層リードであり、この第１層リード３
ａ〜第４層リード３ｄは、それぞれ第１層パッケージ１
ａ〜第４層パッケージ１ｄに設けられる。４ａ〜４ｄ
は、個別端子であり、この個別端子４ａ〜４ｄは、それ
ぞれ第１層リード３ａ〜第４層リード３ｄに接続し、第
１層パッケージ１ａ〜第４層パッケージ１ｄの半導体素
子（図示せず）を選択するためのチップセレクト端子で
ある。５ａ〜５ｉは共通端子であり、この共通端子５ａ
〜５ｄは、それぞれ第１層パッケージ１ａ〜第４層パッ
ケージ１ｄの各リードがすべて重なって接続し、例え
ば、アドレス端子、データ端子、電源端子である。
【０００４】なお、図１３はＴＡＢテープの一部を示す
平面図であり、特に、図１３（Ａ）は実装前を示し、図
１３（Ｂ）は実装後を示す。図において、６は実装前の
個別端子４ａ〜４ｄを設けたＴＡＢテープである。この
ＴＡＢテープ６を実装する場合、個別端子４ａ〜４ｄの
積層される場所が決定されるので、穴７があけられ、不
要部分が除去される。例えば、第１層目に使用される場
合には、図１３（Ｂ）に示すように、穴７があけられ、
個別端子４ａが残り、個別端子４ｂ〜４ｄが除去され
る。
平面図であり、特に、図１３（Ａ）は実装前を示し、図
１３（Ｂ）は実装後を示す。図において、６は実装前の
個別端子４ａ〜４ｄを設けたＴＡＢテープである。この
ＴＡＢテープ６を実装する場合、個別端子４ａ〜４ｄの
積層される場所が決定されるので、穴７があけられ、不
要部分が除去される。例えば、第１層目に使用される場
合には、図１３（Ｂ）に示すように、穴７があけられ、
個別端子４ａが残り、個別端子４ｂ〜４ｄが除去され
る。
【０００５】この構成による高集積半導体装置では、実
装前に、各パッケージ１ａ〜１ｄを何層目に設置するか
を決めておき、ＴＡＢテープ６は、前もって、各層に応
じた内部結線をするものである。
装前に、各パッケージ１ａ〜１ｄを何層目に設置するか
を決めておき、ＴＡＢテープ６は、前もって、各層に応
じた内部結線をするものである。
【０００６】また、図１４に示す高集積半導体装置は、
パッケージ同志を金属球を挟んで積層実装した部分断面
図であり、一例として４層を示す。図において、８は半
導体素子、９はこの半導体素子８を封止する封止用樹
脂、１０は金属球であり、この金属球１０は、パッケー
ジ１ａ〜１ｄ同志を電気的に接続する。１１はスルーホ
ール、１２ははんだであり、このはんだ１２は、スルー
ホール１１上に、金属球１０を固定する。１３はボンデ
ィングワイヤ、１４ａ〜１４ｄは、素子セレクト配線パ
ターンである。
パッケージ同志を金属球を挟んで積層実装した部分断面
図であり、一例として４層を示す。図において、８は半
導体素子、９はこの半導体素子８を封止する封止用樹
脂、１０は金属球であり、この金属球１０は、パッケー
ジ１ａ〜１ｄ同志を電気的に接続する。１１はスルーホ
ール、１２ははんだであり、このはんだ１２は、スルー
ホール１１上に、金属球１０を固定する。１３はボンデ
ィングワイヤ、１４ａ〜１４ｄは、素子セレクト配線パ
ターンである。
【０００７】なお、図１５は、素子セレクト配線パター
ン１４ａ〜１４ｄの構成を示す平面図である。
ン１４ａ〜１４ｄの構成を示す平面図である。
【０００８】この構成による高集積半導体装置では、実
装前に、各パッケージ１ａ〜１ｄを何層目に設置するか
を決めておく。そこで、金属球１０を第１層パッケージ
１ａ〜第４層パッケージ１ｄに対応して配置し、はんだ
１２によって固定するものである。
装前に、各パッケージ１ａ〜１ｄを何層目に設置するか
を決めておく。そこで、金属球１０を第１層パッケージ
１ａ〜第４層パッケージ１ｄに対応して配置し、はんだ
１２によって固定するものである。
【０００９】
【発明が解決しようとする課題】しかしながら、上記構
成の高集積半導体装置では、個々のパッケージ（ＴＡＢ
テープを含めて）が、何層目に配置されるかにより、個
々に配線を必要とする。このため、製造工数がかかり、
しかも、積層工程における取り扱いが面倒であり、信頼
性が低下するという問題点があった。
成の高集積半導体装置では、個々のパッケージ（ＴＡＢ
テープを含めて）が、何層目に配置されるかにより、個
々に配線を必要とする。このため、製造工数がかかり、
しかも、積層工程における取り扱いが面倒であり、信頼
性が低下するという問題点があった。
【００１０】本発明は、製造工数がかかり、しかも、積
層工程における取り扱いが面倒であり、信頼性が低下す
るという問題点を除去するため、全く同一構成のパッケ
ージを作成し、これを順に積層するようにした、優れた
高集積半導体装置を提供することを目的とする。
層工程における取り扱いが面倒であり、信頼性が低下す
るという問題点を除去するため、全く同一構成のパッケ
ージを作成し、これを順に積層するようにした、優れた
高集積半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明に係る高集積半導
体装置は、積層した半導体素子間に共通に接続する共通
配線をパッケージの側面に設け、半導体素子毎に接続す
るＡ×Ｎ本（ただし、Ａは半導体素子１個について個別
に設ける配線数、Ｎは積層するパッケージの枚数）の個
別配線をパッケージの表面側および裏面側にそれぞれ設
け、表面側の個別配線と裏面側の個別配線とを、Ａピッ
チずらして配置すると共に、その個別配線間をヴィアホ
ールで接続するもの、あるいは、上記共通配線およびＡ
×Ｎ本の個別配線をパッケージの中心から放射状に、角
度θの間隔で、表面側および裏面側に設け、この表面側
の個別配線と裏面側の個別配線とを、Ａ×θの間隔でず
らして配置すると共に、その個別配線間をヴィアホール
で接続するものである。
体装置は、積層した半導体素子間に共通に接続する共通
配線をパッケージの側面に設け、半導体素子毎に接続す
るＡ×Ｎ本（ただし、Ａは半導体素子１個について個別
に設ける配線数、Ｎは積層するパッケージの枚数）の個
別配線をパッケージの表面側および裏面側にそれぞれ設
け、表面側の個別配線と裏面側の個別配線とを、Ａピッ
チずらして配置すると共に、その個別配線間をヴィアホ
ールで接続するもの、あるいは、上記共通配線およびＡ
×Ｎ本の個別配線をパッケージの中心から放射状に、角
度θの間隔で、表面側および裏面側に設け、この表面側
の個別配線と裏面側の個別配線とを、Ａ×θの間隔でず
らして配置すると共に、その個別配線間をヴィアホール
で接続するものである。
【００１２】
【作用】本発明は、同一構成のパッケージを、単に積み
重ねるのみであるから、積層工程における取り扱いが簡
単になり、信頼性を向上することができる。
重ねるのみであるから、積層工程における取り扱いが簡
単になり、信頼性を向上することができる。
【００１３】
【実施例】図１は本発明に係る高集積半導体装置の一実
施例を示す斜視図であり、一例として４層（Ｎ＝４）を
示し、各素子の個別配線（電極）は２本（Ａ＝２）とす
る。図において、１５ａ〜１５ｄは、同一構成のパッケ
ージであり、第１層〜第４層に配置する。このパッケー
ジ１５ａ〜１５ｄは、両面配線構造になっており、その
表面側配線の要部を図１に示し、その裏面側配線の要部
を図２に示し、積層状態における両面配線の関係を図３
に示す。この表面側配線（図１、図３参照）において、
１６ａおよび１６ｂは、素子セレクト用表面配線であ
り、この素子セレクト用表面配線１６ａおよび１６ｂ
は、各層のパッケージ１５ａ〜１５ｄに搭載した素子
（図示せず）の個別電極にそれぞれボンディングワイヤ
（図示せず）を介して接続する（全く当然のことながら
フリップｃｈｉｐ方式であってもよい）。１７ａ〜１７
ｆは素子セレクト用接続表面配線、１８は共通表面配
線、１９は他の共通表面配線、２０はキャビティであ
り、このキャビティ２０に、素子（図示せず）が実装さ
れる。フリップチップ実装の時は異なる実装となるが本
発明のフィロソフィーには影響を与えない。２１はパッ
ケージ１５ａ〜１５ｄを搭載する基板である。
施例を示す斜視図であり、一例として４層（Ｎ＝４）を
示し、各素子の個別配線（電極）は２本（Ａ＝２）とす
る。図において、１５ａ〜１５ｄは、同一構成のパッケ
ージであり、第１層〜第４層に配置する。このパッケー
ジ１５ａ〜１５ｄは、両面配線構造になっており、その
表面側配線の要部を図１に示し、その裏面側配線の要部
を図２に示し、積層状態における両面配線の関係を図３
に示す。この表面側配線（図１、図３参照）において、
１６ａおよび１６ｂは、素子セレクト用表面配線であ
り、この素子セレクト用表面配線１６ａおよび１６ｂ
は、各層のパッケージ１５ａ〜１５ｄに搭載した素子
（図示せず）の個別電極にそれぞれボンディングワイヤ
（図示せず）を介して接続する（全く当然のことながら
フリップｃｈｉｐ方式であってもよい）。１７ａ〜１７
ｆは素子セレクト用接続表面配線、１８は共通表面配
線、１９は他の共通表面配線、２０はキャビティであ
り、このキャビティ２０に、素子（図示せず）が実装さ
れる。フリップチップ実装の時は異なる実装となるが本
発明のフィロソフィーには影響を与えない。２１はパッ
ケージ１５ａ〜１５ｄを搭載する基板である。
【００１４】また、裏面側配線（図２、図３参照）にお
いて、２２ａおよび２２ｂは素子セレクト用裏面配線、
２３ａ〜２３ｆは素子セレクト用接続裏面配線、２４は
共通裏面配線、２５はＣｕ箔などのベタパターンであ
り、放熱、接地等をもち、素子（図示せず）の発熱状態
によっては金属が存在しなくてもよい。
いて、２２ａおよび２２ｂは素子セレクト用裏面配線、
２３ａ〜２３ｆは素子セレクト用接続裏面配線、２４は
共通裏面配線、２５はＣｕ箔などのベタパターンであ
り、放熱、接地等をもち、素子（図示せず）の発熱状態
によっては金属が存在しなくてもよい。
【００１５】また、図３に示す積層状態における両面配
線において、２６ａおよび２６ｂは素子セレクト用ヴィ
アホールであり、この素子セレクト用ヴィアホール２６
ａおよび２６ｂは、素子セレクト用表面配線１６ａ，１
６ｂと素子セレクト用裏面配線２２ａ，２２ｂをそれぞ
れ接続する。２７ａ〜２７ｆは、素子セレクト用接続ヴ
ィアホールであり、この素子セレクト用接続ヴィアホー
ル２７ａ〜２７ｆは素子セレクト用接続表面配線１７ａ
〜１７ｆと素子セレクト用接続裏面配線２３ａ〜２３ｆ
をそれぞれ接続する。２８はヴィアホールであり、この
ヴィアホール２８は共通表面配線１８と共通裏面配線２
４とを接続する。２９ａおよび２９ｂは、基板２１上に
設けた素子セレクト用基板配線、３０ａ〜３０ｆは、基
板２１上に設けた素子セレクト用接続基板配線、３１は
基板２１上に設けた共通基板配線である。
線において、２６ａおよび２６ｂは素子セレクト用ヴィ
アホールであり、この素子セレクト用ヴィアホール２６
ａおよび２６ｂは、素子セレクト用表面配線１６ａ，１
６ｂと素子セレクト用裏面配線２２ａ，２２ｂをそれぞ
れ接続する。２７ａ〜２７ｆは、素子セレクト用接続ヴ
ィアホールであり、この素子セレクト用接続ヴィアホー
ル２７ａ〜２７ｆは素子セレクト用接続表面配線１７ａ
〜１７ｆと素子セレクト用接続裏面配線２３ａ〜２３ｆ
をそれぞれ接続する。２８はヴィアホールであり、この
ヴィアホール２８は共通表面配線１８と共通裏面配線２
４とを接続する。２９ａおよび２９ｂは、基板２１上に
設けた素子セレクト用基板配線、３０ａ〜３０ｆは、基
板２１上に設けた素子セレクト用接続基板配線、３１は
基板２１上に設けた共通基板配線である。
【００１６】なお、図３において、パッケージ１５ａ〜
１５ｆを積層した状態では、上方にあるパッケージ、例
えば１５ａの素子セレクト用裏面配線２２ａ，２２ｂ、
および素子セレクト用接続裏面配線２３ａ〜２３ｄは、
それぞれ下方にあるパッケージ、例えば、１５ｂの素子
セレクト用接続表面配線１７ａ〜１７ｆに接触して電気
的に接続する。
１５ｆを積層した状態では、上方にあるパッケージ、例
えば１５ａの素子セレクト用裏面配線２２ａ，２２ｂ、
および素子セレクト用接続裏面配線２３ａ〜２３ｄは、
それぞれ下方にあるパッケージ、例えば、１５ｂの素子
セレクト用接続表面配線１７ａ〜１７ｆに接触して電気
的に接続する。
【００１７】また、上記素子セレクト用表面配線１６
ａ，１６ｂ、素子セレクト用接続表面配線１７ａ〜１７
ｆ、素子セレクト用裏面配線２２ａ，２２ｂ、素子セレ
クト用接続裏面配線２７ａ〜２７ｆを、一括して個別配
線と称する。
ａ，１６ｂ、素子セレクト用接続表面配線１７ａ〜１７
ｆ、素子セレクト用裏面配線２２ａ，２２ｂ、素子セレ
クト用接続裏面配線２７ａ〜２７ｆを、一括して個別配
線と称する。
【００１８】また、図３において、素子セレクト用ヴィ
アホール２６ａ，２６ｂ、素子セレクト用接続ヴィアホ
ール２７ａ〜２７ｆは斜行して図示されているが、これ
は素子セレクト用表面配線１６ａ，１６ｂ、素子セレク
ト用接続表面配線１７ａ〜１７ｆと、素子セレクト用裏
面配線２６ａ，２６ｂ、素子セレクト用接続裏面配線２
７ａ〜２７ｆとが２ピッチずれているためである。
アホール２６ａ，２６ｂ、素子セレクト用接続ヴィアホ
ール２７ａ〜２７ｆは斜行して図示されているが、これ
は素子セレクト用表面配線１６ａ，１６ｂ、素子セレク
ト用接続表面配線１７ａ〜１７ｆと、素子セレクト用裏
面配線２６ａ，２６ｂ、素子セレクト用接続裏面配線２
７ａ〜２７ｆとが２ピッチずれているためである。
【００１９】次に、上記構成の高集積半導体装置の所望
の素子（図示せず）を選択する動作について説明する。
まず、パッケージ１５ｄに搭載された素子（図示せず）
を選択する場合、基板２１の素子セレクト用基板配線２
９ａ，２９ｂを選択すると、それぞれ、この素子セレク
ト用基板配線２９ａ，２９ｂ−パッケージ１５ｄの素子
セレクト用裏面配線２２ａ，２２ｂ−パッケージ１５ｄ
の素子セレクト用ヴィアホール２６ａ，２６ｂ−パッケ
ージ１５ｄの素子セレクト用表面配線１６ａ，１６ｂ−
図示せぬボンディングワイヤを介してパッケージ１５ｄ
に搭載した素子（図示せず）の個別の電極に接続し、選
択することができる。
の素子（図示せず）を選択する動作について説明する。
まず、パッケージ１５ｄに搭載された素子（図示せず）
を選択する場合、基板２１の素子セレクト用基板配線２
９ａ，２９ｂを選択すると、それぞれ、この素子セレク
ト用基板配線２９ａ，２９ｂ−パッケージ１５ｄの素子
セレクト用裏面配線２２ａ，２２ｂ−パッケージ１５ｄ
の素子セレクト用ヴィアホール２６ａ，２６ｂ−パッケ
ージ１５ｄの素子セレクト用表面配線１６ａ，１６ｂ−
図示せぬボンディングワイヤを介してパッケージ１５ｄ
に搭載した素子（図示せず）の個別の電極に接続し、選
択することができる。
【００２０】また、パッケージ１５ｃに搭載された素子
（図示せず）を選択する場合、基板２１の素子セレクト
用接続基板配線３０ａ，３０ｂを選択すると、それぞ
れ、この素子セレクト用接続基板配線３０ａ，３０ｂ−
パッケージ１５ｄの素子セレクト用接続裏面配線２３
ａ，２３ｂ−パッケージ１５ｄの素子セレクト用接続ヴ
ィアホール２７ａ，２７ｂ−パッケージ１５ｄの素子セ
レクト用接続表面配線１７ａ，１７ｂ−パッケージ１５
ｃの素子セレクト用裏面配線２２ａ，２２ｂ−パッケー
ジ１５ｃの素子セレクト用ヴィアホール２６ａ，２６ｂ
−パッケージ１５ｃの素子セレクト用表面配線１６ａ，
１６ｂ−図示せぬボンディングワイヤを介してパッケー
ジ１５ｃに搭載した素子（図示せず）の個別の電極に接
続し、選択することができる。
（図示せず）を選択する場合、基板２１の素子セレクト
用接続基板配線３０ａ，３０ｂを選択すると、それぞ
れ、この素子セレクト用接続基板配線３０ａ，３０ｂ−
パッケージ１５ｄの素子セレクト用接続裏面配線２３
ａ，２３ｂ−パッケージ１５ｄの素子セレクト用接続ヴ
ィアホール２７ａ，２７ｂ−パッケージ１５ｄの素子セ
レクト用接続表面配線１７ａ，１７ｂ−パッケージ１５
ｃの素子セレクト用裏面配線２２ａ，２２ｂ−パッケー
ジ１５ｃの素子セレクト用ヴィアホール２６ａ，２６ｂ
−パッケージ１５ｃの素子セレクト用表面配線１６ａ，
１６ｂ−図示せぬボンディングワイヤを介してパッケー
ジ１５ｃに搭載した素子（図示せず）の個別の電極に接
続し、選択することができる。
【００２１】また、パッケージ１５ｂに搭載された素子
（図示せず）を選択する場合、基板２１の素子セレクト
用接続基板配線３０ｃ，３０ｄを選択すると、それぞ
れ、この素子セレクト用接続基板配線３０ｃ，３０ｄ−
パッケージ１５ｄの素子セレクト用接続裏面配線２３
ｃ，２３ｄ−パッケージ１５ｄの素子セレクト用接続ヴ
ィアホール２７ｃ，２７ｄ−パッケージ１５ｄの素子セ
レクト用接続表面配線１７ｃ，１７ｄ−パッケージ１５
ｃの素子セレクト用接続裏面配線２３ａ，２３ｂ−パッ
ケージ１５ｃの素子セレクト用接続ヴィアホール２７
ａ，２７ｂ−パッケージ１５ｃの素子セレクト用接続表
面配線１７ａ，１７ｂ−パッケージ１５ｂの素子セレク
ト用接続裏面配線２２ａ，２２ｂ−パッケージ１５ｂの
素子セレクト用ヴィアホール２６ａ，２６ｂ−パッケー
ジ１５ｂの素子セレクト用表面配線１６ａ，１６ｂ−図
示せぬボンディングワイヤを介してパッケージ１５ｂに
搭載した素子（図示せず）の個別の電極に接続し、選択
することができる。
（図示せず）を選択する場合、基板２１の素子セレクト
用接続基板配線３０ｃ，３０ｄを選択すると、それぞ
れ、この素子セレクト用接続基板配線３０ｃ，３０ｄ−
パッケージ１５ｄの素子セレクト用接続裏面配線２３
ｃ，２３ｄ−パッケージ１５ｄの素子セレクト用接続ヴ
ィアホール２７ｃ，２７ｄ−パッケージ１５ｄの素子セ
レクト用接続表面配線１７ｃ，１７ｄ−パッケージ１５
ｃの素子セレクト用接続裏面配線２３ａ，２３ｂ−パッ
ケージ１５ｃの素子セレクト用接続ヴィアホール２７
ａ，２７ｂ−パッケージ１５ｃの素子セレクト用接続表
面配線１７ａ，１７ｂ−パッケージ１５ｂの素子セレク
ト用接続裏面配線２２ａ，２２ｂ−パッケージ１５ｂの
素子セレクト用ヴィアホール２６ａ，２６ｂ−パッケー
ジ１５ｂの素子セレクト用表面配線１６ａ，１６ｂ−図
示せぬボンディングワイヤを介してパッケージ１５ｂに
搭載した素子（図示せず）の個別の電極に接続し、選択
することができる。
【００２２】また、パッケージ１５ａに搭載された素子
（図示せず）を選択する場合、基板２１の素子セレクト
用接続基板配線３０ｅ，３０ｆを選択すると、それぞ
れ、この素子セレクト用接続基板配線３０ｅ，３０ｆ−
パッケージ１５ｄの素子セレクト用接続裏面配線２３
ｅ，２３ｆ−パッケージ１５ｄの素子セレクト用接続ヴ
ィアホール２７ｅ，２７ｆ−パッケージ１５ｄの素子セ
レクト用接続表面配線１７ｅ，１７ｆ−パッケージ１５
ｃの素子セレクト用接続裏面配線２３ｃ，２３ｄ−パッ
ケージ１５ｃの素子セレクト用接続ヴィアホール２７
ｃ，２７ｄ−パッケージ１５ｃの素子セレクト用接続表
面配線１７ｃ，１７ｄ−パッケージ１５ｂの素子セレク
ト用接続裏面配線２３ａ，２３ｂ−パッケージ１５ｂの
素子セレクト用接続ヴィアホール２７ａ，２７ｂ−パッ
ケージ１５ｂの素子セレクト用接続表面配線１７ａ，１
７ｂ−パッケージ１５ａの素子セレクト用裏面配線２２
ａ，２２ｂ−パッケージ１５ａの素子セレクト用ヴィア
ホール２６ａ，２６ｂ−パッケージ１５ａの素子セレク
ト用表面配線１６ａ，１６ｂ−図示せぬボンディングワ
イヤを介してパッケージ１５ａに搭載した素子（図示せ
ず）の個別の電極に接続し、選択することができる。
（図示せず）を選択する場合、基板２１の素子セレクト
用接続基板配線３０ｅ，３０ｆを選択すると、それぞ
れ、この素子セレクト用接続基板配線３０ｅ，３０ｆ−
パッケージ１５ｄの素子セレクト用接続裏面配線２３
ｅ，２３ｆ−パッケージ１５ｄの素子セレクト用接続ヴ
ィアホール２７ｅ，２７ｆ−パッケージ１５ｄの素子セ
レクト用接続表面配線１７ｅ，１７ｆ−パッケージ１５
ｃの素子セレクト用接続裏面配線２３ｃ，２３ｄ−パッ
ケージ１５ｃの素子セレクト用接続ヴィアホール２７
ｃ，２７ｄ−パッケージ１５ｃの素子セレクト用接続表
面配線１７ｃ，１７ｄ−パッケージ１５ｂの素子セレク
ト用接続裏面配線２３ａ，２３ｂ−パッケージ１５ｂの
素子セレクト用接続ヴィアホール２７ａ，２７ｂ−パッ
ケージ１５ｂの素子セレクト用接続表面配線１７ａ，１
７ｂ−パッケージ１５ａの素子セレクト用裏面配線２２
ａ，２２ｂ−パッケージ１５ａの素子セレクト用ヴィア
ホール２６ａ，２６ｂ−パッケージ１５ａの素子セレク
ト用表面配線１６ａ，１６ｂ−図示せぬボンディングワ
イヤを介してパッケージ１５ａに搭載した素子（図示せ
ず）の個別の電極に接続し、選択することができる。
【００２３】図４は本発明に係る高集積半導体装置の他
の実施例を示す斜視図であり、図５はパッケージの裏面
側配線の要部を示し、図６は積層状態における両面配線
の関係を示す図である。また、表面側配線の要部を図４
に示す。一例として４層（Ｎ＝４）を示し、各素子の個
別配線（電極）は２本（Ａ＝２）とする。この実施例で
は、素子セレクト用表面配線１６ａ，１６ｂに対応した
裏面位置に、素子セレクト用接続裏面配線２３ｅ，２３
ｆを設けるが、この素子セレクト用接続裏面配線２３
ｅ，２３ｆは素子セレクト用ヴィアホール２７ｅ，２７
ｆを介して素子セレクト用接続表面配線１７ｅ，１７ｆ
にそれぞれ電気的に接続する。このように、素子セレク
ト用表面配線１６ａ，１６ｂおよび素子セレクト用接続
表面配線１７ａ〜１７ｆと素子セレクト用裏面配線２２
ａ，２２ｂおよび素子セレクト用接続裏面配線２３ａ〜
２３ｆとは、それぞれ配線の２ビッチ分ずらせてある。
このため、配線に必要な全体の幅Ｗ２（図６参照）は、
図３の幅Ｗ１より小さくすることができる。
の実施例を示す斜視図であり、図５はパッケージの裏面
側配線の要部を示し、図６は積層状態における両面配線
の関係を示す図である。また、表面側配線の要部を図４
に示す。一例として４層（Ｎ＝４）を示し、各素子の個
別配線（電極）は２本（Ａ＝２）とする。この実施例で
は、素子セレクト用表面配線１６ａ，１６ｂに対応した
裏面位置に、素子セレクト用接続裏面配線２３ｅ，２３
ｆを設けるが、この素子セレクト用接続裏面配線２３
ｅ，２３ｆは素子セレクト用ヴィアホール２７ｅ，２７
ｆを介して素子セレクト用接続表面配線１７ｅ，１７ｆ
にそれぞれ電気的に接続する。このように、素子セレク
ト用表面配線１６ａ，１６ｂおよび素子セレクト用接続
表面配線１７ａ〜１７ｆと素子セレクト用裏面配線２２
ａ，２２ｂおよび素子セレクト用接続裏面配線２３ａ〜
２３ｆとは、それぞれ配線の２ビッチ分ずらせてある。
このため、配線に必要な全体の幅Ｗ２（図６参照）は、
図３の幅Ｗ１より小さくすることができる。
【００２４】なお、各パッケージ１５ａ〜１５ｄの素子
（図示せず）を選択的に接続する動作については、図１
と同様にできることは、もちろんである。
（図示せず）を選択的に接続する動作については、図１
と同様にできることは、もちろんである。
【００２５】図７は本発明に係る高集積半導体装置の更
に他の実施例を示す斜視図であり、図８はパッケージの
裏面側配線の要部を示し、図９は積層状態における両面
配線の関係を示す図であり、その表面側配線の要部を図
７に示す。一例として４層（Ｎ＝４）を示し、各素子
（図示せず）の個別配線（電極）は２本（Ａ＝２）とす
る。そして、この実施例では、表示セレクト用接続表面
配線１７ａ〜１７ｆの間に、共通表面配線１９を設置し
た場合である。
に他の実施例を示す斜視図であり、図８はパッケージの
裏面側配線の要部を示し、図９は積層状態における両面
配線の関係を示す図であり、その表面側配線の要部を図
７に示す。一例として４層（Ｎ＝４）を示し、各素子
（図示せず）の個別配線（電極）は２本（Ａ＝２）とす
る。そして、この実施例では、表示セレクト用接続表面
配線１７ａ〜１７ｆの間に、共通表面配線１９を設置し
た場合である。
【００２６】この実施例では図３と同様に素子セレクト
用表面配線１６ａ，１６ｂおよび素子セレクト用接続表
面配線１７ａ〜１７ｆと素子セレクト用裏面配線２２
ａ，２２ｂおよび素子セレクト用接続裏面配線２３ａ〜
２３ｆとは、それぞれ配線の２ビッチ分ずらせてある。
用表面配線１６ａ，１６ｂおよび素子セレクト用接続表
面配線１７ａ〜１７ｆと素子セレクト用裏面配線２２
ａ，２２ｂおよび素子セレクト用接続裏面配線２３ａ〜
２３ｆとは、それぞれ配線の２ビッチ分ずらせてある。
【００２７】また、各パッケージ１５ａ〜１５ｄの素子
（図示せず）を選択的に接続する動作については、図１
と同様にできることは、もちろんである。
（図示せず）を選択的に接続する動作については、図１
と同様にできることは、もちろんである。
【００２８】図１０は本発明に係る高集積半導体装置の
更に他の実施例を示し、特に、図１０（Ａ）はパッケー
ジの表面側配線の要部を示す平面図であり、図１０
（Ｂ）はパッケージの裏面側配線の要部を示す平面図で
ある。また、図１１は図１０における両面配線の関係を
示す図である。この実施例は、パッケージの形状を円盤
状とし、各素子（図示せず）の各端子に共通に接続する
共通配線および個別に接続する個別配線は、Ａ点を中心
に角度θの間隔で、放射状に設けたものである。このた
め、個別配線から素子（図示せず）までの距離を短かく
することができる。そして、図１１に示すように、各パ
ッケージの表面側配線に対する裏面側配線は、角度２×
θだけ回転した位置関係になる。図中、３２はパッケー
ジ１５ａ，１５ｂを位置決めするための貫通孔であり、
積層後に、位置決めのために、この貫通孔３２に棒を差
し込むのに都合がよく、各棒に電気電導特性を持たせれ
ば、各棒によって、素子（図示せず）を選別するリード
線とすることができる。
更に他の実施例を示し、特に、図１０（Ａ）はパッケー
ジの表面側配線の要部を示す平面図であり、図１０
（Ｂ）はパッケージの裏面側配線の要部を示す平面図で
ある。また、図１１は図１０における両面配線の関係を
示す図である。この実施例は、パッケージの形状を円盤
状とし、各素子（図示せず）の各端子に共通に接続する
共通配線および個別に接続する個別配線は、Ａ点を中心
に角度θの間隔で、放射状に設けたものである。このた
め、個別配線から素子（図示せず）までの距離を短かく
することができる。そして、図１１に示すように、各パ
ッケージの表面側配線に対する裏面側配線は、角度２×
θだけ回転した位置関係になる。図中、３２はパッケー
ジ１５ａ，１５ｂを位置決めするための貫通孔であり、
積層後に、位置決めのために、この貫通孔３２に棒を差
し込むのに都合がよく、各棒に電気電導特性を持たせれ
ば、各棒によって、素子（図示せず）を選別するリード
線とすることができる。
【００２９】なお、各パッケージ１５ａ，１５ｂの各素
子（図示せず）を選択的に接続する動作については、図
１と同様にできることは、もちろんである。
子（図示せず）を選択的に接続する動作については、図
１と同様にできることは、もちろんである。
【００３０】また、図１０に示す実施例では、パッケー
ジを２層としたが、これに限定せず、３層以上であって
も同様にできることはもちろんである。
ジを２層としたが、これに限定せず、３層以上であって
も同様にできることはもちろんである。
【００３１】また、図１、図４、および図７に示す実施
例ではパッケージを４層としたが、これに限定せず、２
層、３層、５層以上であっても、同様にできることはも
ちろんである。
例ではパッケージを４層としたが、これに限定せず、２
層、３層、５層以上であっても、同様にできることはも
ちろんである。
【００３２】また、図１０に示す実施例では、配線の長
さを短かくする場合を示したが、これに限定せず、個別
配線と共通配線の一部、個別配線の一部と共通配線、個
別配線の一部と共通配線の一部についても同様に実施す
ることができることは、もちろんである。
さを短かくする場合を示したが、これに限定せず、個別
配線と共通配線の一部、個別配線の一部と共通配線、個
別配線の一部と共通配線の一部についても同様に実施す
ることができることは、もちろんである。
【００３３】また、図１、図４、図７、図１０に示す実
施例では、パッケージとして説明したが、これに限定せ
ず、プリント基板を用いてもよいことは、もちろんであ
る。
施例では、パッケージとして説明したが、これに限定せ
ず、プリント基板を用いてもよいことは、もちろんであ
る。
【００３４】また、図１、図４、図７、図１０に示す実
施例では、ＬＳＩなどの素子の電気的接続は、ボンディ
ングワイヤを用いたが、これに限定せず、例えば、フリ
ップチップ方式を用いてもよいことは、もちろんであ
り、素子の搭載後は、樹脂モールドまたは樹脂のポッテ
ィングなどで対応できることはもちろんである。
施例では、ＬＳＩなどの素子の電気的接続は、ボンディ
ングワイヤを用いたが、これに限定せず、例えば、フリ
ップチップ方式を用いてもよいことは、もちろんであ
り、素子の搭載後は、樹脂モールドまたは樹脂のポッテ
ィングなどで対応できることはもちろんである。
【００３５】また、図１、図４、図７、図１０に示す実
施例では、パッケージを用いて説明したが、これに限定
せず、ＴＡＢ構造とし、アウターリードの形状で、先端
を２層にし、更にその先を斜め横にずらして（立体的に
し）、信号が横方向のリードに対応するように加工する
ことにより実装できることは、もちろんであり、また、
ＱＦＰ等のパッケージにおいても、同様にできること
は、もちろんである。
施例では、パッケージを用いて説明したが、これに限定
せず、ＴＡＢ構造とし、アウターリードの形状で、先端
を２層にし、更にその先を斜め横にずらして（立体的に
し）、信号が横方向のリードに対応するように加工する
ことにより実装できることは、もちろんであり、また、
ＱＦＰ等のパッケージにおいても、同様にできること
は、もちろんである。
【００３６】また、図１、図４、図７、図１０に示す実
施例では、パッケージを上下に積層する方法として、個
別配線を単に重ね合わせして図示したが、これに限定せ
ず、異方性導電接着剤を用いる方法、金属ボールを挟み
込む方法、ワイヤを通す方法、これらを併用する方法な
ど、既成の接続方法を用いることができることは、もち
ろんである。
施例では、パッケージを上下に積層する方法として、個
別配線を単に重ね合わせして図示したが、これに限定せ
ず、異方性導電接着剤を用いる方法、金属ボールを挟み
込む方法、ワイヤを通す方法、これらを併用する方法な
ど、既成の接続方法を用いることができることは、もち
ろんである。
【００３７】また、図１、図４、図７、図１０に示す実
施例では、積層タイプとして示したが、これに限定せ
ず、縦に素子を並べても、同様にできることは、もちろ
んである。
施例では、積層タイプとして示したが、これに限定せ
ず、縦に素子を並べても、同様にできることは、もちろ
んである。
【００３８】また、図１、図４、図７、図１０に示す実
施例では、ＴＡＢまたはパッケージ内の素子数が、１個
の場合について説明したが、これに限定せず、複数個設
けても、同様にできることは、もちろんである。
施例では、ＴＡＢまたはパッケージ内の素子数が、１個
の場合について説明したが、これに限定せず、複数個設
けても、同様にできることは、もちろんである。
【００３９】また、ＴＡＢまたはパッケージに電気回路
を組み込んだり、放熱用フィンを組み込み、一層の性能
向上をはかってもよいことは、もちろんである。
を組み込んだり、放熱用フィンを組み込み、一層の性能
向上をはかってもよいことは、もちろんである。
【００４０】
【発明の効果】以上、詳細に説明したように、本発明に
係る高集積半導体装置によれば、各パッケージは全て同
一構成であり、しかも各素子を個別に選択し、動作する
ことができるので、各素子の位置を前もって指定する必
要がない。このため、取り扱いが簡単になり、信頼性が
向上するなどの効果がある。
係る高集積半導体装置によれば、各パッケージは全て同
一構成であり、しかも各素子を個別に選択し、動作する
ことができるので、各素子の位置を前もって指定する必
要がない。このため、取り扱いが簡単になり、信頼性が
向上するなどの効果がある。
【図１】本発明に係る高集積半導体装置の一実施例を示
す斜視図である。
す斜視図である。
【図２】図１のパッケージの裏面側配線を示す斜視図で
ある。
ある。
【図３】図１の表面側配線と裏面側配線の関係を示す分
解図である。
解図である。
【図４】本発明に係る高集積半導体装置の他の実施例を
示す斜視図である。
示す斜視図である。
【図５】図４のパッケージの裏面側配線を示す斜視図で
ある。
ある。
【図６】図４の表面側配線と裏面側配線の関係を示す分
解図である。
解図である。
【図７】本発明に係る高集積半導体装置の更に他の実施
例を示す斜視図である。
例を示す斜視図である。
【図８】図７のパッケージの裏面側配線を示す斜視図で
ある。
ある。
【図９】図７の表面側配線と裏面側配線の関係を示す分
解図である。
解図である。
【図１０】本発明に係る高集積半導体装置の更に他の実
施例を示す平面図である。
施例を示す平面図である。
【図１１】図１０の表面側配線と裏面側配線の関係を示
す分解図である。
す分解図である。
【図１２】従来の高集積半導体装置を示す概略斜視図で
ある。
ある。
【図１３】図１２のＴＡＢテープの一部を示す平面図で
ある。
ある。
【図１４】従来の他の装置を示す一部詳細な断面図であ
る。
る。
【図１５】図１４の素子セレクト配線パターンの構成を
示す平面図である。
示す平面図である。
１５ａ〜１５ｄ パッケージ １６ａ、１６ｂ 素子セレクト用表面配線 １７ａ、１７ｂ 素子セレクト用接続表面配線 １８、１９ 共通配線 ２１ 基板 ２２ａ、２２ｂ 素子セレクト用裏面配線 ２３ａ〜２３ｆ 素子セレクト用接続裏面配線 ２４ 共通裏面配線 ２６ａ、２６ｂ 素子セレクト用ヴィアホール ２７ａ〜２７ｆ 素子セレクト用接続ヴィアホール ２９ａ、２９ｂ 素子セレクト用基板配線 ３０ａ〜３０ｆ 素子セレクト用接続基板配線
Claims (5)
- 【請求項１】 少なくとも１個の半導体素子を搭載した
部材をＮ枚積層した高集積半導体装置において、 前記半導体素子間に共通に接続する共通配線は部材の側
面等に設け、前記半導体素子に個別に接続するＡ×Ｎ本
（ただし、Ａは１個の半導体素子に個別に設ける配線
数）の個別配線は、部材の表面側および裏面側にそれぞ
れ設け、表面側の個別配線と裏面側の個別配線とを、Ａ
ピッチずらして配置すると共に、その個別配線間をヴィ
アホールで接続することを特徴とする高集積半導体装
置。 - 【請求項２】 少なくとも１個の半導体素子を搭載した
部材をＮ枚積層した高集積半導体装置において、 前記半導体素子間に共通に接続する共通配線および、前
記半導体素子毎に接続するＡ×Ｎ本の個別配線は、部材
の中心から放射状に、角度θの間隔で、表面側および裏
面側に設け、この表面側の個別配線と裏面側の個別配線
とを、Ａ×θの間隔でずらして配置すると共に、その個
別配線間をヴィアホールで接続したことを特徴とする高
集積半導体装置。 - 【請求項３】 前記部材の少なくとも一部、または部材
間に、放熱フィンを設けたことを特徴とする請求項１、
請求項２記載の高集積半導体装置。 - 【請求項４】 前記部材は、パッケージ実装であること
を特徴とする請求項１、請求項２、請求項３記載の高集
積半導体装置。 - 【請求項５】 前記部材は、ＴＡＢ実装であることを特
徴とする請求項１、請求項２、請求項３記載の高集積半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13016893A JPH06342874A (ja) | 1993-06-01 | 1993-06-01 | 高集積半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13016893A JPH06342874A (ja) | 1993-06-01 | 1993-06-01 | 高集積半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06342874A true JPH06342874A (ja) | 1994-12-13 |
Family
ID=15027652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13016893A Pending JPH06342874A (ja) | 1993-06-01 | 1993-06-01 | 高集積半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06342874A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6740981B2 (en) | 2000-03-27 | 2004-05-25 | Kabushiki Kaisha, Toshiba | Semiconductor device including memory unit and semiconductor module including memory units |
| US7046522B2 (en) * | 2002-03-21 | 2006-05-16 | Raymond Jit-Hung Sung | Method for scalable architectures in stackable three-dimensional integrated circuits and electronics |
| JP2007504676A (ja) * | 2003-09-05 | 2007-03-01 | サンミナ−エスシーアイ コーポレーション | スタック式電子アセンブリ |
| US8004848B2 (en) | 2007-06-07 | 2011-08-23 | Samsung Electronics Co., Ltd. | Stack module, card including the stack module, and system including the stack module |
| CN112687631A (zh) * | 2020-12-25 | 2021-04-20 | 杭州耀芯科技有限公司 | 一种sip封装的装置及制备方法 |
-
1993
- 1993-06-01 JP JP13016893A patent/JPH06342874A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6740981B2 (en) | 2000-03-27 | 2004-05-25 | Kabushiki Kaisha, Toshiba | Semiconductor device including memory unit and semiconductor module including memory units |
| US7046522B2 (en) * | 2002-03-21 | 2006-05-16 | Raymond Jit-Hung Sung | Method for scalable architectures in stackable three-dimensional integrated circuits and electronics |
| JP2007504676A (ja) * | 2003-09-05 | 2007-03-01 | サンミナ−エスシーアイ コーポレーション | スタック式電子アセンブリ |
| US8004848B2 (en) | 2007-06-07 | 2011-08-23 | Samsung Electronics Co., Ltd. | Stack module, card including the stack module, and system including the stack module |
| CN112687631A (zh) * | 2020-12-25 | 2021-04-20 | 杭州耀芯科技有限公司 | 一种sip封装的装置及制备方法 |
| CN112687631B (zh) * | 2020-12-25 | 2024-04-26 | 杭州耀芯科技有限公司 | 一种sip封装的装置及制备方法 |
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