JPS62205660A - 直交バイポーラ−トランジスタ - Google Patents
直交バイポーラ−トランジスタInfo
- Publication number
- JPS62205660A JPS62205660A JP62042446A JP4244687A JPS62205660A JP S62205660 A JPS62205660 A JP S62205660A JP 62042446 A JP62042446 A JP 62042446A JP 4244687 A JP4244687 A JP 4244687A JP S62205660 A JPS62205660 A JP S62205660A
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- type
- transistor
- bipolar transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000011521 glass Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 241001669573 Galeorhinus galeus Species 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の分野〉
この発明は絶縁Ｊ、Ｉｉ ＆Ｌ：のエピタキシャル層内
の直交バイポーラ−トランジスタ構造に関する。
の直交バイポーラ−トランジスタ構造に関する。
〈発明の背に１〉
バイポーラ−技法とＭＯ５技法を混合した集積回路を開
発することか■業界で相当問題になっている。この明ら
かな利点は回しチップｌ−てアナロタとデジタルのｉ１
４ ｍ能を行うことにより１つの装置の用途を強化拡大
することか出来ることである。
発することか■業界で相当問題になっている。この明ら
かな利点は回しチップｌ−てアナロタとデジタルのｉ１
４ ｍ能を行うことにより１つの装置の用途を強化拡大
することか出来ることである。
この構造を得るための過去の研究は２つに分類されるか
、そのいずれもバイポーラ構造を持つ能動領域としてシ
リコン・オン・絶縁体（Ｓｏ Ｉ ）装置のエピタキシ
ャル層を用いる。分類の第１はベース領域をそのエピタ
キシャル層を全部でなく・部通して形成し、エミッタ領
域をそのベース領域内に形成した竪型配列のバイポーラ
−トランジスタである。このベース領域の周りとドの残
りのエピタキシャル材料はコレクタとして働く。この構
造の例は米国特許第３９７４５６０１′ｊおよび第４１
２７８ｆｉ１１号に開示されている。この型の構造の問
題点はエピタキシャル層か・般に極めて一ル＜ 、 Ｊ
、ｔｉ板に最も近い領域に多くの欠陥があり、コレクタ
接合のベースか必然的にこの欠陥領域に形成されて装置
の性能を悪くすることである。分類の第２はコレクタ、
ベース、エミッタか全て完全にエピタキシャル層内に形
成された隣接領域である横型配列のバイポーラ−トラン
ジスタである。この構造はエピタキシャル層の厚さ全部
をＰＮ接合の形成に用い得るため」−２第１分類の構造
１−の問題かない。
、そのいずれもバイポーラ構造を持つ能動領域としてシ
リコン・オン・絶縁体（Ｓｏ Ｉ ）装置のエピタキシ
ャル層を用いる。分類の第１はベース領域をそのエピタ
キシャル層を全部でなく・部通して形成し、エミッタ領
域をそのベース領域内に形成した竪型配列のバイポーラ
−トランジスタである。このベース領域の周りとドの残
りのエピタキシャル材料はコレクタとして働く。この構
造の例は米国特許第３９７４５６０１′ｊおよび第４１
２７８ｆｉ１１号に開示されている。この型の構造の問
題点はエピタキシャル層か・般に極めて一ル＜ 、 Ｊ
、ｔｉ板に最も近い領域に多くの欠陥があり、コレクタ
接合のベースか必然的にこの欠陥領域に形成されて装置
の性能を悪くすることである。分類の第２はコレクタ、
ベース、エミッタか全て完全にエピタキシャル層内に形
成された隣接領域である横型配列のバイポーラ−トラン
ジスタである。この構造はエピタキシャル層の厚さ全部
をＰＮ接合の形成に用い得るため」−２第１分類の構造
１−の問題かない。
この第２分類の構造の・例か米国特許第４０５０９６５
号に開示されているか、これはエピタキシャル層内に形
成された横型バイポーラ−トランジスタを示している。
号に開示されているか、これはエピタキシャル層内に形
成された横型バイポーラ−トランジスタを示している。
最終的にゲートの・方の側に隣接するエミッタになるも
のにｐ型トープ剤か注入され、そのトープ剤かケートの
ドに拡散して少−１かベース領域を形成する。このゲー
トを通常のようにマスクに用いて次にｎ型トープ剤てコ
レクタおよびエミッタ領域か注入される。これによりゲ
ートの一方の側に隣接するｎ十型コレクタ領域と、ゲー
トのＦのｎ型領域と、同しくゲートドの狭いρ型ベース
領域と、ゲートの他方の側に隣接するｎ生型エミッタ領
域とを生じる。この型の構造ては第１分類の型のトラン
ジスタより優れたトランジスタか出来るか、ベース領域
の幅かベースとエミッタの双方の拡散条件に依存するた
め制御か困難である。
のにｐ型トープ剤か注入され、そのトープ剤かケートの
ドに拡散して少−１かベース領域を形成する。このゲー
トを通常のようにマスクに用いて次にｎ型トープ剤てコ
レクタおよびエミッタ領域か注入される。これによりゲ
ートの一方の側に隣接するｎ十型コレクタ領域と、ゲー
トのＦのｎ型領域と、同しくゲートドの狭いρ型ベース
領域と、ゲートの他方の側に隣接するｎ生型エミッタ領
域とを生じる。この型の構造ては第１分類の型のトラン
ジスタより優れたトランジスタか出来るか、ベース領域
の幅かベースとエミッタの双方の拡散条件に依存するた
め制御か困難である。
〈発明の概要〉
この発明はシリコン・オン、絶縁体技法を利用して集積
回路装置に直交バイポーラ−トランジスタ構造をＩｊえ
る。１つの表面と、その表面から広がる第１の導電型の
第１の領域と、同様にその表面から広がる第２の導電型
の第２の領域を持つｔｉ結晶シリコンの第１の層か設け
られ、その第２の領域かその第１の領域に隣接し、それ
とＰＮ接合を形成する関係にあり、その第１の層の表面
に第２の導゛１ト型の第２のシリコン層か第１の領域と
たけＰＮ接合を形成するように配置されている。この後
のＰＮ接合は第２の領域から特定距離たけ離れている。
回路装置に直交バイポーラ−トランジスタ構造をＩｊえ
る。１つの表面と、その表面から広がる第１の導電型の
第１の領域と、同様にその表面から広がる第２の導電型
の第２の領域を持つｔｉ結晶シリコンの第１の層か設け
られ、その第２の領域かその第１の領域に隣接し、それ
とＰＮ接合を形成する関係にあり、その第１の層の表面
に第２の導゛１ト型の第２のシリコン層か第１の領域と
たけＰＮ接合を形成するように配置されている。この後
のＰＮ接合は第２の領域から特定距離たけ離れている。
く推契実施例の説明〉
次の説明および第１図ないし第６図には、導電型をｐ型
とｎ型に特定した材料と領域か示されているか、これは
例示のためてあって、ｆｆｉ ＩＩの範囲を制限するも
のではない。ｐとｎを反対にした装♂ｊもここに記載す
る装置と全ての点において同７と考えられる。
とｎ型に特定した材料と領域か示されているか、これは
例示のためてあって、ｆｆｉ ＩＩの範囲を制限するも
のではない。ｐとｎを反対にした装♂ｊもここに記載す
る装置と全ての点において同７と考えられる。
第１１７１および第２１％には直交バイポーラ−トラン
ジスタ装置１０か示されている。この装置１０はサファ
イアのような絶縁ノ＾板１２と、その基板Ｉ２の主表面
１６に島状能動領域１４を画定する単結晶シリコンのエ
ピタキシャル層を含む。島状領域１４はトランジスタの
ベース領域であるｐ型の中央第１領域１８と、この例で
はその第１領域１６を挟んてその反対側に設けられてト
ランジスタのコレクタを構成するｎ型の第２および第３
領域２０．２２を含む。この第２および第３領域２０．
２２は図示されない金属化層によりｑ二いに電気的に接
続されて中−のコレクタを形成する。島状領域＋４Ｌ、
に設けられた酸化シリコンの絶縁薄層２４はこれを第１
通して島状領域の−・部を露出する開［１部３０を有す
る。絶縁層２４ににはこの例ては多結晶シリコンの層３
２か設けられ、開目１８ｉ１！３０を通って第１領域と
ＰＮ接合を形成する。この層３２はトランジスタのエミ
ッタてあって、第２図に最も良く見える。第２．第３領
域２０．２２は第１領域１８とＰＮ接合３４を形成する
か。
ジスタ装置１０か示されている。この装置１０はサファ
イアのような絶縁ノ＾板１２と、その基板Ｉ２の主表面
１６に島状能動領域１４を画定する単結晶シリコンのエ
ピタキシャル層を含む。島状領域１４はトランジスタの
ベース領域であるｐ型の中央第１領域１８と、この例で
はその第１領域１６を挟んてその反対側に設けられてト
ランジスタのコレクタを構成するｎ型の第２および第３
領域２０．２２を含む。この第２および第３領域２０．
２２は図示されない金属化層によりｑ二いに電気的に接
続されて中−のコレクタを形成する。島状領域＋４Ｌ、
に設けられた酸化シリコンの絶縁薄層２４はこれを第１
通して島状領域の−・部を露出する開［１部３０を有す
る。絶縁層２４ににはこの例ては多結晶シリコンの層３
２か設けられ、開目１８ｉ１！３０を通って第１領域と
ＰＮ接合を形成する。この層３２はトランジスタのエミ
ッタてあって、第２図に最も良く見える。第２．第３領
域２０．２２は第１領域１８とＰＮ接合３４を形成する
か。
層３２はそれとＰＮ接合３６を形成する。酸化シリコン
層Ｚ４は第２１Ａに示すように領域２０．２２を完全に
Ｙａい、ＰＮ接合３６か全部第１図に３８て示す破線内
に入るようにＰ Ｎ Ｉｆｉ合３合金４っている。この
絶縁層２４による被ＹＱはｎ型トーどンクの多結晶シリ
コン層３２か第２または第３領域に短絡するのを防ぐ。
層Ｚ４は第２１Ａに示すように領域２０．２２を完全に
Ｙａい、ＰＮ接合３６か全部第１図に３８て示す破線内
に入るようにＰ Ｎ Ｉｆｉ合３合金４っている。この
絶縁層２４による被ＹＱはｎ型トーどンクの多結晶シリ
コン層３２か第２または第３領域に短絡するのを防ぐ。
島状領域１４は、第３ｒ７Ｉに最も良く見えるように、
その片側から広がる部分４０を有する。この部分４０は
ｐ型て：５１領域の延長である。多結晶シリコンの層］
２は第１領域１８のにに広かっているか、第１図に示す
ように、部分４０までは延びていない。装置１０の１−
には燐珪酸ガラスのような絶縁材ネ゛（の層か設けられ
、２つのコレクタ領域２０．２２、エミッタ３２および
ベース領域１８にそれぞれ金属接触４４．４５．４８に
より電気接触か作られている。
その片側から広がる部分４０を有する。この部分４０は
ｐ型て：５１領域の延長である。多結晶シリコンの層］
２は第１領域１８のにに広かっているか、第１図に示す
ように、部分４０までは延びていない。装置１０の１−
には燐珪酸ガラスのような絶縁材ネ゛（の層か設けられ
、２つのコレクタ領域２０．２２、エミッタ３２および
ベース領域１８にそれぞれ金属接触４４．４５．４８に
より電気接触か作られている。
第１１，４および第２［７１の直交バイポーラ−トラン
ジスタ構造置１０を作る方法を第３図ないし第６図に示
す。第３１Ｘｌは単結晶シリコン層を被着し得るサファ
イア笠の任意適当な絶縁）、（板１２を示す。この基板
１２の１表面５０１．に単結晶シリコンのエピタキシャ
ル層を形成し、その層の・部を通常の方法てエツチング
除去して表面５０を露出させることにより島状能動領域
１４を形成する。この島状領域１４は第３図に最も良く
見える部分４０を含む。第４図に示すように、酸化性雰
囲気中て約９００度に加熱する笠の任意適当な方法によ
りその島状領域１４のにに酸化シリコンの比較的薄い絶
縁層２４を形成する。この層２４は基板１２のどこかに
形成されるＭＯＳトランジスタ用のゲート酸化物層と同
時に形成することも出来る。次に層２４に開口部３０を
エツチングして島状領域１４の表面５４の一部を露出す
る。
ジスタ構造置１０を作る方法を第３図ないし第６図に示
す。第３１Ｘｌは単結晶シリコン層を被着し得るサファ
イア笠の任意適当な絶縁）、（板１２を示す。この基板
１２の１表面５０１．に単結晶シリコンのエピタキシャ
ル層を形成し、その層の・部を通常の方法てエツチング
除去して表面５０を露出させることにより島状能動領域
１４を形成する。この島状領域１４は第３図に最も良く
見える部分４０を含む。第４図に示すように、酸化性雰
囲気中て約９００度に加熱する笠の任意適当な方法によ
りその島状領域１４のにに酸化シリコンの比較的薄い絶
縁層２４を形成する。この層２４は基板１２のどこかに
形成されるＭＯＳトランジスタ用のゲート酸化物層と同
時に形成することも出来る。次に層２４に開口部３０を
エツチングして島状領域１４の表面５４の一部を露出す
る。
次に低圧化学蒸着法により装置１ＯＪｌ：に高濃度にト
ープされた多結晶シリコンのｎ型層３２を形成する。次
にこの層３２を！５準の写真製版法により画定し、適当
にエツチングして第５図に示すようにトランジスタ１０
のエミッタ領域を形成する。層３２のドーピング濃度は
約３０オームＹ方の抵抗値か得られるものであることを
要する。層３２は開口？Ｂ３Ｄを埋めて島状領域１４の
表面５４まて広かっていることか閂る。この場合は低圧
化学Ｍ着を層３２の形成に用いたか、その他の任意適当
な方法を用いることか出来る。また層３２をψ１ｌＰｔ
に公知のエピタキシャル成長法を用いて単結晶シリコン
で形成することも出来る。
ープされた多結晶シリコンのｎ型層３２を形成する。次
にこの層３２を！５準の写真製版法により画定し、適当
にエツチングして第５図に示すようにトランジスタ１０
のエミッタ領域を形成する。層３２のドーピング濃度は
約３０オームＹ方の抵抗値か得られるものであることを
要する。層３２は開口？Ｂ３Ｄを埋めて島状領域１４の
表面５４まて広かっていることか閂る。この場合は低圧
化学Ｍ着を層３２の形成に用いたか、その他の任意適当
な方法を用いることか出来る。また層３２をψ１ｌＰｔ
に公知のエピタキシャル成長法を用いて単結晶シリコン
で形成することも出来る。
次に装置１０に層２４を通してひ素の注入を行い、第６
図に示すようにトランジスタのコレクタ領域である第２
および第３の領域を形成する。この注入エネルギは約８
０〜９０ＫｅＶて、約ＩＱ＋９原ｆ／ｃｍｆｆの表面濃
度をγ・えることを要する。島状領域１４の層３２１ｒ
ｌドの部分叩ち：５１領域１８はｎ型不純物を受は入れ
ないためｐ型のままである。このようにしてベース領域
を形成するｉ’ｌｆｆな利点は、そのベース領域か１１
動的にエミツタ層３２に整合するため、島状領域１４の
厚さと開［ｌｆｆＢ５０の寸法を調節することにより、
両者の構造関係を精密にＤ制御１ｉ来ることである。
図に示すようにトランジスタのコレクタ領域である第２
および第３の領域を形成する。この注入エネルギは約８
０〜９０ＫｅＶて、約ＩＱ＋９原ｆ／ｃｍｆｆの表面濃
度をγ・えることを要する。島状領域１４の層３２１ｒ
ｌドの部分叩ち：５１領域１８はｎ型不純物を受は入れ
ないためｐ型のままである。このようにしてベース領域
を形成するｉ’ｌｆｆな利点は、そのベース領域か１１
動的にエミツタ層３２に整合するため、島状領域１４の
厚さと開［ｌｆｆＢ５０の寸法を調節することにより、
両者の構造関係を精密にＤ制御１ｉ来ることである。
燐珪酸ガラスかほう燐珪酸ガラスのようなりフローガラ
スの層４２を装置１０にに被着した後、そのガラス層４
２の１−にホトレジスト層（図示せず）を被着し、その
金属接触を形成すべき部分に開口部５６を画定し、適ち
なエツチング液によりガラス層４２とそのドの層２４を
通してそのエツチングを行う。次にホトレジストを除去
し、ガラス層４２を汀通の方法て熱処理する。更にガラ
ス層４２Ｌと接触用量１１部５６内とにアルミニウムの
ような導電材料の層を被着して接触４４．４６．４８を
形成する。次に、そのアルミニウム層を通常の方法で処
理して相〃ニ結線パタンを形成する。
スの層４２を装置１０にに被着した後、そのガラス層４
２の１−にホトレジスト層（図示せず）を被着し、その
金属接触を形成すべき部分に開口部５６を画定し、適ち
なエツチング液によりガラス層４２とそのドの層２４を
通してそのエツチングを行う。次にホトレジストを除去
し、ガラス層４２を汀通の方法て熱処理する。更にガラ
ス層４２Ｌと接触用量１１部５６内とにアルミニウムの
ような導電材料の層を被着して接触４４．４６．４８を
形成する。次に、そのアルミニウム層を通常の方法で処
理して相〃ニ結線パタンを形成する。
この発明の極めて東要な利点はトランジスタのエミッタ
の厚さかベース領域１８の厚さに無関係なことである。
の厚さかベース領域１８の厚さに無関係なことである。
このため極めて薄いエピタキシャル層にに実際のバイポ
ーラトランジスタの形成かＩ４（能になる。
ーラトランジスタの形成かＩ４（能になる。
コレクタ領域２０．２２はベース領域１８の片側に設け
た弔−のコレクタの形をとることも出来、またベース領
域を包囲するトロイドや多角形等の形をとることも出来
る。このような変形構造も全てこの発明の技術的範囲に
属する。
た弔−のコレクタの形をとることも出来、またベース領
域を包囲するトロイドや多角形等の形をとることも出来
る。このような変形構造も全てこの発明の技術的範囲に
属する。
第１図はこの発明による直交バイポーラ−トランジスタ
に含まれる能動領域を示す゛ト導体装置の・部のモ面図
、第２１ＸＩは第１図の線２−２に沿う断面ＩＡ、第３
図は第１図の装置のエピタキシャル層の１・面図、第４
１４、第５１′Ａおよび第６図は第１図に示す装置の各
製造段階における形ｆ８を示す第２図と同様の図である
。 １４・・・・第１の層、１６・・・・表面、 １８・・
・・第１の領域、２１１．２２・・・・第２の領域、３
２・・・・第２の層。 ３４．３６・・・・ＰＮ接合。
に含まれる能動領域を示す゛ト導体装置の・部のモ面図
、第２１ＸＩは第１図の線２−２に沿う断面ＩＡ、第３
図は第１図の装置のエピタキシャル層の１・面図、第４
１４、第５１′Ａおよび第６図は第１図に示す装置の各
製造段階における形ｆ８を示す第２図と同様の図である
。 １４・・・・第１の層、１６・・・・表面、 １８・・
・・第１の領域、２１１．２２・・・・第２の領域、３
２・・・・第２の層。 ３４．３６・・・・ＰＮ接合。
Claims (1)
- （１）表面と、この表面から広がる第１の導電型の第１
の領域と、上記表面から上記第１の領域に隣接し、それ
とＰＮ接合を形成する関係で広がる第２の導電型の第２
の領域とを有する単結晶シリコンの薄い第１の層と、 上記表面上に上記第１の領域だけと上記第２の領域から
離れたＰＮ接合を形成するように配置された上記第２の
導電型の第２のシリコン層とを含む直交バイポーラ−ト
ランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/833,074 US4792837A (en) | 1986-02-26 | 1986-02-26 | Orthogonal bipolar transistor |
| US833074 | 1986-02-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62205660A true JPS62205660A (ja) | 1987-09-10 |
| JP2605030B2 JP2605030B2 (ja) | 1997-04-30 |
Family
ID=25263344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62042446A Expired - Fee Related JP2605030B2 (ja) | 1986-02-26 | 1987-02-25 | 直交バイポーラ−トランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4792837A (ja) |
| JP (1) | JP2605030B2 (ja) |
| KR (1) | KR950003916B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8700640A (nl) * | 1987-03-18 | 1988-10-17 | Philips Nv | Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. |
| US5003365A (en) * | 1988-06-09 | 1991-03-26 | Texas Instruments Incorporated | Bipolar transistor with a sidewall-diffused subcollector |
| US5298786A (en) * | 1990-12-06 | 1994-03-29 | International Business Machines Corp. | SOI lateral bipolar transistor with edge-strapped base contact and method of fabricating same |
| US5073506A (en) * | 1991-02-14 | 1991-12-17 | Allied-Signal Inc. | Method for making a self-aligned lateral bipolar SOI transistor |
| US5389561A (en) * | 1991-12-13 | 1995-02-14 | Sony Corporation | Method for making SOI type bipolar transistor |
| US5242859A (en) * | 1992-07-14 | 1993-09-07 | International Business Machines Corporation | Highly doped semiconductor material and method of fabrication thereof |
| EP0619612B1 (en) * | 1993-04-08 | 2002-10-30 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device having a bipolar transistor |
| EP0632491A3 (de) * | 1993-07-02 | 1996-09-11 | Siemens Ag | Herstellungsverfahren für lateralen Bipolartransistor. |
| JP2647057B2 (ja) * | 1995-06-02 | 1997-08-27 | 日本電気株式会社 | 半導体装置 |
| US6404038B1 (en) | 2000-03-02 | 2002-06-11 | The United States Of America As Represented By The Secretary Of The Navy | Complementary vertical bipolar junction transistors fabricated of silicon-on-sapphire utilizing wide base PNP transistors |
| EP4002481A1 (en) | 2020-11-19 | 2022-05-25 | Imec VZW | Low parasitic ccb heterojunction bipolar transistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5635465A (en) * | 1979-08-31 | 1981-04-08 | Toshiba Corp | Semiconductor device |
| JPS60144967A (ja) * | 1983-12-30 | 1985-07-31 | Fujitsu Ltd | ラテラルバイポーラトランジスタの製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3246214A (en) * | 1963-04-22 | 1966-04-12 | Siliconix Inc | Horizontally aligned junction transistor structure |
| US3943555A (en) * | 1974-05-02 | 1976-03-09 | Rca Corporation | SOS Bipolar transistor |
| US4266238A (en) * | 1977-03-11 | 1981-05-05 | Zaidan Hojin Handotai Kenkyu Shinkokai | Semiconductor device having high-speed operation and integrated circuit using same |
| US4195307A (en) * | 1977-07-25 | 1980-03-25 | International Business Machines Corporation | Fabricating integrated circuits incorporating high-performance bipolar transistors |
| US4272880A (en) * | 1979-04-20 | 1981-06-16 | Intel Corporation | MOS/SOS Process |
| US4446611A (en) * | 1980-06-26 | 1984-05-08 | International Business Machines Corporation | Method of making a saturation-limited bipolar transistor device |
| JPS5734365A (en) * | 1980-08-08 | 1982-02-24 | Ibm | Symmetrical bipolar transistor |
| EP0052038B1 (en) * | 1980-10-23 | 1986-06-04 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Method of fabricating integrated circuit structure |
| US4532534A (en) * | 1982-09-07 | 1985-07-30 | Rca Corporation | MOSFET with perimeter channel |
| US4583106A (en) * | 1983-08-04 | 1986-04-15 | International Business Machines Corporation | Fabrication methods for high performance lateral bipolar transistors |
-
1986
- 1986-02-26 US US06/833,074 patent/US4792837A/en not_active Expired - Fee Related
-
1987
- 1987-02-21 KR KR1019870001477A patent/KR950003916B1/ko not_active IP Right Cessation
- 1987-02-25 JP JP62042446A patent/JP2605030B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5635465A (en) * | 1979-08-31 | 1981-04-08 | Toshiba Corp | Semiconductor device |
| JPS60144967A (ja) * | 1983-12-30 | 1985-07-31 | Fujitsu Ltd | ラテラルバイポーラトランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950003916B1 (ko) | 1995-04-20 |
| JP2605030B2 (ja) | 1997-04-30 |
| US4792837A (en) | 1988-12-20 |
| KR870008392A (ko) | 1987-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4408387A (en) | Method for producing a bipolar transistor utilizing an oxidized semiconductor masking layer in conjunction with an anti-oxidation mask | |
| JPS62205660A (ja) | 直交バイポーラ−トランジスタ | |
| JPS62156869A (ja) | バイポ−ラ・トランジスタ構造の製造方法 | |
| JP2553030B2 (ja) | 集積回路構造体およびその製造方法 | |
| JPH0436466B2 (ja) | ||
| US4883772A (en) | Process for making a self-aligned silicide shunt | |
| JPH03222336A (ja) | 半導体装置の製造方法 | |
| US5629554A (en) | Semiconductor device with a bipolar transistor formed in a layer of semiconductor material provided on an insulating substrate | |
| JPH01225167A (ja) | 縦型パワーｍｏｓトランジスタ | |
| US4692996A (en) | Method of fabricating semiconductor devices in dielectrically isolated silicon islands | |
| JPS5940571A (ja) | 半導体装置 | |
| JPH05343413A (ja) | バイポーラトランジスタとその製造方法 | |
| JPS6220711B2 (ja) | ||
| JP3303833B2 (ja) | 半導体装置及びその製造方法 | |
| JPS58200553A (ja) | 半導体装置 | |
| JPS63146466A (ja) | ベース・エミッタコンタクト構成体及びその製造方法 | |
| JPS61218169A (ja) | 半導体装置とその製造法 | |
| JP2546650B2 (ja) | バイポ−ラトランジスタの製造法 | |
| JP2546651B2 (ja) | バイポ−ラトランジスタの製造法 | |
| JPS5966168A (ja) | 半導体装置の製法 | |
| JPS625657A (ja) | 半導体集積回路装置 | |
| JPS59148359A (ja) | 半導体装置の製造方法 | |
| JPS5943832B2 (ja) | 半導体装置の製造方法 | |
| JPS5982760A (ja) | 相補型半導体集積回路装置 | |
| JPS5980967A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |