JPH03222336A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03222336A JPH03222336A JP2017300A JP1730090A JPH03222336A JP H03222336 A JPH03222336 A JP H03222336A JP 2017300 A JP2017300 A JP 2017300A JP 1730090 A JP1730090 A JP 1730090A JP H03222336 A JPH03222336 A JP H03222336A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明の半導体装置の製造方法は、特に高速動作が要
求される高周波用バイポーラトランジスタの製造方法に
関する。
求される高周波用バイポーラトランジスタの製造方法に
関する。
（従来の技術）
高速動作が要求される高周波用バイポーラトランジスタ
において良好な高周波特性を得るためには、エミッタ周
囲長が長いほど良く、さらにベース抵抗及びコレクタ・
ベース間容量が小さいほど好ましいことは周知である。
において良好な高周波特性を得るためには、エミッタ周
囲長が長いほど良く、さらにベース抵抗及びコレクタ・
ベース間容量が小さいほど好ましいことは周知である。
第３図（ａ）〜（Ｃ）はそれぞれ高周波用バイポーラト
ランジスタの従来の製造工程を順次示す断面図である。
ランジスタの従来の製造工程を順次示す断面図である。
まず、素子分離したシリコン半導体基板（図示せず）上
にＮ型のエピタキシャル層３１を形成し、このエピタキ
シャル層３１内にＰ型のベース領域３２及び後にベース
電極と接続されるＰ型の不純物が高ｔｆａ度に導入され
たＰ゛型のグラフトベース領域３３を選択的に形成する
。次に、全体を熱酸化してシリコン熱酸化膜３４を形成
し、さらにその上にシリコン窒化膜３５を形成する（第
３図（ａ））。
にＮ型のエピタキシャル層３１を形成し、このエピタキ
シャル層３１内にＰ型のベース領域３２及び後にベース
電極と接続されるＰ型の不純物が高ｔｆａ度に導入され
たＰ゛型のグラフトベース領域３３を選択的に形成する
。次に、全体を熱酸化してシリコン熱酸化膜３４を形成
し、さらにその上にシリコン窒化膜３５を形成する（第
３図（ａ））。
次に、エミッタ領域を形成すべく、グラフトベース領域
３３に挟まれた領域上のシリコン窒化膜３５及びシリコ
ン熱酸化膜３４をフォトリソグラフィ技術により選択的
に除去してエミッタコンタクト孔３６を開口し、全面（
ごＮ型の不純物を含む多結晶シリコン層を堆積後、バタ
ーニングしてエミッタ電極３７を形成する。その後、エ
ミッタ電極３７である前記多結晶シリコン中のＮ型不純
物を熱処理によってＰ型のベース領域３２内に熱拡散さ
せ、Ｎ型のエミッタ領域３８を形成する（第３図（ｂ）
）。
３３に挟まれた領域上のシリコン窒化膜３５及びシリコ
ン熱酸化膜３４をフォトリソグラフィ技術により選択的
に除去してエミッタコンタクト孔３６を開口し、全面（
ごＮ型の不純物を含む多結晶シリコン層を堆積後、バタ
ーニングしてエミッタ電極３７を形成する。その後、エ
ミッタ電極３７である前記多結晶シリコン中のＮ型不純
物を熱処理によってＰ型のベース領域３２内に熱拡散さ
せ、Ｎ型のエミッタ領域３８を形成する（第３図（ｂ）
）。
次に、グラフトベース頭載３３上のシリコン窒化膜３５
及びシリコン熱酸化膜３４をフォトリソグラフィ技術に
より選択的に除去してベースコンタクト孔３９を開口す
る。その後、エミッタ電極用のアルミニウム配線４０と
ベース電極用のアルミニウム配線４１をバターニング形
成する（第３図（Ｃ））。
及びシリコン熱酸化膜３４をフォトリソグラフィ技術に
より選択的に除去してベースコンタクト孔３９を開口す
る。その後、エミッタ電極用のアルミニウム配線４０と
ベース電極用のアルミニウム配線４１をバターニング形
成する（第３図（Ｃ））。
第４図は第３図（ｃ）の構成を上から見たバタン平面図
である。上述した良好な高周波特性を得るための条件を
備えるようにパターンか形成されている。すなわち、エ
ミッタコンタクト孔３６をストライプ状に複数分割して
エミッタ周囲長が長くとれるようにされている。また、
これにより、エミッタコンタクト孔３６を挟むようにベ
ースコンタクト孔３９が形成され、ベース抵抗の低減化
が図られている。
である。上述した良好な高周波特性を得るための条件を
備えるようにパターンか形成されている。すなわち、エ
ミッタコンタクト孔３６をストライプ状に複数分割して
エミッタ周囲長が長くとれるようにされている。また、
これにより、エミッタコンタクト孔３６を挟むようにベ
ースコンタクト孔３９が形成され、ベース抵抗の低減化
が図られている。
また、コレクタ・ベース間容量を小さくするためベース
面積を小さくする必要がある。従って、第４図に示すよ
うにエミッタストライプの幅ａ１エミッタストライプの
ピッチｂができるだけ小さく形成される。
面積を小さくする必要がある。従って、第４図に示すよ
うにエミッタストライプの幅ａ１エミッタストライプの
ピッチｂができるだけ小さく形成される。
しかしながら、エミッタストライプのピッチｂを縮小す
るにつれ、エミッタ電極用のアルミニウム配線４０とベ
ース電極用のアルミニウム配線４１の間隔も短くなり、
フォトリソグラフィ技術によるマスク合わせ余裕が限界
になり、エミッタ電極とベース電極がショートする不良
が発生しゃすくなる。
るにつれ、エミッタ電極用のアルミニウム配線４０とベ
ース電極用のアルミニウム配線４１の間隔も短くなり、
フォトリソグラフィ技術によるマスク合わせ余裕が限界
になり、エミッタ電極とベース電極がショートする不良
が発生しゃすくなる。
（発明か解決しようとする課題）
このように従来ではフォトリソグラフィ技術による制約
から、エミッタストライプのピッチを最小線幅以下に小
さくすることは不良発生の要因となり、困難である。
から、エミッタストライプのピッチを最小線幅以下に小
さくすることは不良発生の要因となり、困難である。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、エミッタストライプのピンチかより
小さくできる高信頼性の高周波用バイポーラトランジス
タを実現する半導体装置の製造方法を提供することにあ
る。
あり、その目的は、エミッタストライプのピンチかより
小さくできる高信頼性の高周波用バイポーラトランジス
タを実現する半導体装置の製造方法を提供することにあ
る。
［発明の構成］
（３題を解決するための手段）
この発明の半導体装置の製造方法は第１導電型の半導体
基板上を熱酸化して第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜上に窒化膜を形成する工程と、前記
第１の熱酸化膜並びに前記窒化膜の一部を選択的にエツ
チング除去して前記基板を露出させる工程と、前記露出
した基板上に第１導電型の多結晶シリコン膜を選択的に
形成する工程と、全面を熱酸化することにより前記第１
の多結晶シリコン膜の周囲に前記第１の熱酸化膜より膜
厚が厚い第２の熱酸化膜を形成する工程と、前記第２の
熱酸化膜が形成されない前記窒化膜の一部分及びその下
層の前記第１の熱酸化膜を選択的にエツチング除去して
前記基板を露出させる工程と、前記露出した基板上に第
２導電型の第２の多結晶シリコン膜を選択的に形成する
工程とから構成される。
基板上を熱酸化して第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜上に窒化膜を形成する工程と、前記
第１の熱酸化膜並びに前記窒化膜の一部を選択的にエツ
チング除去して前記基板を露出させる工程と、前記露出
した基板上に第１導電型の多結晶シリコン膜を選択的に
形成する工程と、全面を熱酸化することにより前記第１
の多結晶シリコン膜の周囲に前記第１の熱酸化膜より膜
厚が厚い第２の熱酸化膜を形成する工程と、前記第２の
熱酸化膜が形成されない前記窒化膜の一部分及びその下
層の前記第１の熱酸化膜を選択的にエツチング除去して
前記基板を露出させる工程と、前記露出した基板上に第
２導電型の第２の多結晶シリコン膜を選択的に形成する
工程とから構成される。
（作用）
この発明では、前記ベース電極としての前記第１の多結
晶シリコン膜上に、第１の熱酸化膜より膜厚が厚くかつ
各ベース電極間に前記窒化膜の一部表面が露出するよう
な第２の熱酸化膜を形成し、同時に前記ベース領域内に
第１導電型の不純物が高ｌ農度に導入されグラフトベー
ス領域を形成する。その後、前記露出した窒化膜及びそ
の下層の前記第１の熱酸化膜を選択的にエツチング除去
して前記基板を露出させ、第２導電型の不純物を含む第
２の多結晶シリコン膜を堆積しエミッタ電極をパターニ
ングする。つまり、ベース電極上に形成する第２の熱酸
化膜がエミッタのコンタクト孔を形成するマスクとなり
、自己整合的にエミッタ電極か形成される。この第２の
熱酸化膜はエミッタ電極とベース電極間のショート防１
トに寄与し、さらに、エミッタ電極とベース電極は同じ
方向から導出されないので各電極間の間隔を縮小できる
。
晶シリコン膜上に、第１の熱酸化膜より膜厚が厚くかつ
各ベース電極間に前記窒化膜の一部表面が露出するよう
な第２の熱酸化膜を形成し、同時に前記ベース領域内に
第１導電型の不純物が高ｌ農度に導入されグラフトベー
ス領域を形成する。その後、前記露出した窒化膜及びそ
の下層の前記第１の熱酸化膜を選択的にエツチング除去
して前記基板を露出させ、第２導電型の不純物を含む第
２の多結晶シリコン膜を堆積しエミッタ電極をパターニ
ングする。つまり、ベース電極上に形成する第２の熱酸
化膜がエミッタのコンタクト孔を形成するマスクとなり
、自己整合的にエミッタ電極か形成される。この第２の
熱酸化膜はエミッタ電極とベース電極間のショート防１
トに寄与し、さらに、エミッタ電極とベース電極は同じ
方向から導出されないので各電極間の間隔を縮小できる
。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図（ａ）〜（ｆ）はこの発明の一実施例古注に係る
嵩周波用バイポーラトランジスタの製造工程を順次示す
断面図である。まず、素子分離したシリコン半導体基板
（図示せず）上にＮ型の不純物が導入されたエピタキシ
ャル層１を形成し、このエピタキシャル層１内にボロン
等のＰ型の不純物を注入することによって、Ｐ型のベー
ス領域２を形成する。その後、全体を熱酸化して膜厚が
１０００λ程度のシリコン熱酸化膜３を形成し、さらに
このシリコン熱酸化膜３上に減圧ＣＶＤ法等により膜厚
が１０００λ程度のシリコン窒化膜４を形成する（第３
図（ａ））。
嵩周波用バイポーラトランジスタの製造工程を順次示す
断面図である。まず、素子分離したシリコン半導体基板
（図示せず）上にＮ型の不純物が導入されたエピタキシ
ャル層１を形成し、このエピタキシャル層１内にボロン
等のＰ型の不純物を注入することによって、Ｐ型のベー
ス領域２を形成する。その後、全体を熱酸化して膜厚が
１０００λ程度のシリコン熱酸化膜３を形成し、さらに
このシリコン熱酸化膜３上に減圧ＣＶＤ法等により膜厚
が１０００λ程度のシリコン窒化膜４を形成する（第３
図（ａ））。
次に、フォトリソグラフィ技術を用いてＲＩＥ（ｒｅａ
ｃｔｉｖｅ ｔｏｎ ｅｔｃｈｉｎｇ） Ｌにより、前
記シリコン窒化膜４及びシリコン熱酸化膜３の一部を順
次除去して幅０．７μｍ程度のベースコンタクト孔５を
開口する。続いて、全面にＰ型の不純物を含む多結晶シ
リコン層を堆積後、パターニングしてベース電極６を形
成する（第１図（ｂ））。
ｃｔｉｖｅ ｔｏｎ ｅｔｃｈｉｎｇ） Ｌにより、前
記シリコン窒化膜４及びシリコン熱酸化膜３の一部を順
次除去して幅０．７μｍ程度のベースコンタクト孔５を
開口する。続いて、全面にＰ型の不純物を含む多結晶シ
リコン層を堆積後、パターニングしてベース電極６を形
成する（第１図（ｂ））。
次に、全面を熱酸化することにより、前記ベース電極６
としてのＰ型の不純物を含む多結晶シリコン膜上に前記
熱酸化膜３より膜厚か厚い例えば３０００大の熱酸化膜
７を形成する。この熱酸化膜７は各ベース電極６との間
に前記シリコン窒化膜４の一部表面が露出するような状
態で形成される。これと同時に前記ベース領域２の不純
物が前記エピタキシャル層内に熱拡散することによって
その厚みか伸びる。そして、さらにこのベース領域２内
にベース電極６内のＰ型の不純物が熱拡散することによ
って、Ｐ型の不純物が高眉度に導入されてなるＰ“型の
グラフトベース領域８が形成される（第１図（Ｃ））。
としてのＰ型の不純物を含む多結晶シリコン膜上に前記
熱酸化膜３より膜厚か厚い例えば３０００大の熱酸化膜
７を形成する。この熱酸化膜７は各ベース電極６との間
に前記シリコン窒化膜４の一部表面が露出するような状
態で形成される。これと同時に前記ベース領域２の不純
物が前記エピタキシャル層内に熱拡散することによって
その厚みか伸びる。そして、さらにこのベース領域２内
にベース電極６内のＰ型の不純物が熱拡散することによ
って、Ｐ型の不純物が高眉度に導入されてなるＰ“型の
グラフトベース領域８が形成される（第１図（Ｃ））。
次に、前記露出したシリコン窒化膜４及びその下層の熱
酸化膜３をＲＩＥ法によりエツチング除去して基板を露
出させる。ここでは、まず、シリコン窒化膜４のみかエ
ツチングされるようなエツチングレートて選択的にシリ
コン窒化膜４をエツチングし、その後、前記熱酸化膜３
をエツチングする。このとき、ベース電極６上の熱酸化
膜７は熱酸化膜３より膜厚か十分に厚いので残存する。
酸化膜３をＲＩＥ法によりエツチング除去して基板を露
出させる。ここでは、まず、シリコン窒化膜４のみかエ
ツチングされるようなエツチングレートて選択的にシリ
コン窒化膜４をエツチングし、その後、前記熱酸化膜３
をエツチングする。このとき、ベース電極６上の熱酸化
膜７は熱酸化膜３より膜厚か十分に厚いので残存する。
これにより、熱酸化膜７をマスクとしてエミッタコンタ
クト孔９か開口される（第１図（ｄ））。
クト孔９か開口される（第１図（ｄ））。
次に、全体にＮ型の不純物を含む多結晶シリコン膜を堆
積し、フォトリソグラフィ技術によりパターニングして
エミッタ電極ｌＯを形成する。その後、エミッタ電極１
０における前記多結晶シリコン中のＮ型不純物を熱処理
によってＰ型のベース領域２内に熱拡散させ、Ｎ型の、
エミッタ領域１１を形成する（第１図（ｅ））。
積し、フォトリソグラフィ技術によりパターニングして
エミッタ電極ｌＯを形成する。その後、エミッタ電極１
０における前記多結晶シリコン中のＮ型不純物を熱処理
によってＰ型のベース領域２内に熱拡散させ、Ｎ型の、
エミッタ領域１１を形成する（第１図（ｅ））。
次に、エミッタ電極用のアルミニウム配線１２とベース
電極用のアルミニウム配線１３（後述する第２図に図示
）をパターニング形成する。（第１図（ｆ））。
電極用のアルミニウム配線１３（後述する第２図に図示
）をパターニング形成する。（第１図（ｆ））。
第２図は第１図（ｆ）の構成を上から見たパターン平面
図である。前記第１図に示す熱酸化膜７に覆われたベー
ス電極６は、エミッタ電極１０とは異なる方向、つまり
基板と水平な方向からアルミニウム配線１３により導出
されている。
図である。前記第１図に示す熱酸化膜７に覆われたベー
ス電極６は、エミッタ電極１０とは異なる方向、つまり
基板と水平な方向からアルミニウム配線１３により導出
されている。
従来、エミッタコンタクト孔はフォトリソグラフィ技術
によって形成されるようにしていたので、その幅は０．
７μｍが限界であった。また、同じ方向に導出されるエ
ミッタ電極とベース電極の間隔はショートする恐れがあ
るためこれ以上狭めることは困難であった。
によって形成されるようにしていたので、その幅は０．
７μｍが限界であった。また、同じ方向に導出されるエ
ミッタ電極とベース電極の間隔はショートする恐れがあ
るためこれ以上狭めることは困難であった。
これに対し、この実施例方法では、熱酸化膜７がエミッ
タのコンタクト孔を形成するマスクとなり、自己整合的
にエミッタ電極が形成される。そして、熱酸化膜７によ
ってエミッタ電極とベース電極間のショートが防ＩＬさ
れ、しかも、エミッタ電極とベース電極は同じ方向から
導出されないので、従来と同様なマスク合わせ余裕を用
いたフォトリソグラフィ技術を用いても、各電極間の間
隔を大幅に縮小できる。
タのコンタクト孔を形成するマスクとなり、自己整合的
にエミッタ電極が形成される。そして、熱酸化膜７によ
ってエミッタ電極とベース電極間のショートが防ＩＬさ
れ、しかも、エミッタ電極とベース電極は同じ方向から
導出されないので、従来と同様なマスク合わせ余裕を用
いたフォトリソグラフィ技術を用いても、各電極間の間
隔を大幅に縮小できる。
例えば、マスク合わせ余裕を０．５μｍ、フォトリソグ
ラフィ技術による最小寸法の幅が０．７μｍとすれば、
ベースコンタクト孔５の幅ａが０．７μｍ１ベース電極
用の多結晶シリコン膜６の幅すは１．７μｍとなる。こ
れを熱酸化して幅Ｃで示されるように０．３μｍ （３
０００Å）の熱酸化膜７を形成後、開口するエミッタコ
ンタクト孔９の幅ｄを０．５μｍにしたとすると、エミ
ッタストライプの幅ｅを２．８μｍまで縮小できる。
ラフィ技術による最小寸法の幅が０．７μｍとすれば、
ベースコンタクト孔５の幅ａが０．７μｍ１ベース電極
用の多結晶シリコン膜６の幅すは１．７μｍとなる。こ
れを熱酸化して幅Ｃで示されるように０．３μｍ （３
０００Å）の熱酸化膜７を形成後、開口するエミッタコ
ンタクト孔９の幅ｄを０．５μｍにしたとすると、エミ
ッタストライプの幅ｅを２．８μｍまで縮小できる。
なお、この実施例方法ではベース電極、エミッタ電極と
しての多結晶シリコン膜は予め不純物を含んたものとし
たが、不純物を含まない多結晶シリコン膜に後からイオ
ン注入等により不純物を導入してもよい。また、ベース
領域２はベースコンタクト孔を開口する前に形成したが
、エミッタコンタクト孔の形成後にエミッタコンタクト
孔を通してイオン注入等により形成してもよい。
しての多結晶シリコン膜は予め不純物を含んたものとし
たが、不純物を含まない多結晶シリコン膜に後からイオ
ン注入等により不純物を導入してもよい。また、ベース
領域２はベースコンタクト孔を開口する前に形成したが
、エミッタコンタクト孔の形成後にエミッタコンタクト
孔を通してイオン注入等により形成してもよい。
［発明の効果］
以上説明したようにこの発明の方法によれば、エミッタ
電極とベース電極はシリコン熱酸化膜によって絶縁され
ているので、エミッタストライプの間隔を小さくしても
ショートの心配はない。従って、エミッタストライプの
間隔を小さくしてベース抵抗とコレクタベース容量を低
減することができる。さらに、エミッタコンタクトの幅
も小さくできるのでベース抵抗の低減化に寄与する。こ
の結果、高速動作する高信頼性の高周波用バイポーラト
ランジスタを実現する半導体装置の製造方法が提供でき
る。
電極とベース電極はシリコン熱酸化膜によって絶縁され
ているので、エミッタストライプの間隔を小さくしても
ショートの心配はない。従って、エミッタストライプの
間隔を小さくしてベース抵抗とコレクタベース容量を低
減することができる。さらに、エミッタコンタクトの幅
も小さくできるのでベース抵抗の低減化に寄与する。こ
の結果、高速動作する高信頼性の高周波用バイポーラト
ランジスタを実現する半導体装置の製造方法が提供でき
る。
ｍ１図（ａ）〜（ｆ）はそれぞれこの発明の一実施例方
法による構成を工程順に示す断面図、第２図は第１図（
ｆ）の構成を上から見たパターン平面図、第３図（ａ）
〜（ｃ）はそれぞれ従来の高周波用バイポーラトランジ
スタの製造方性を順次承す断面図、第４図は第３図（ｃ
）の構成を上から見たパターン平面図である。 １・・・エピタキシャル層、２・・・ベース領域、３゜
７・・・シリコン熱酸化膜、４・・・シリコン窒化膜、
５・・・ベースコンタクト孔、６・・・ベース電極、８
・・・グラフトベース領域、９・・・エミッタコンタク
ト孔、ＩＯ・・・エミッタ電極、１１・・・エミッタ領
域、１２．１３・・・アルミニウム配線。
法による構成を工程順に示す断面図、第２図は第１図（
ｆ）の構成を上から見たパターン平面図、第３図（ａ）
〜（ｃ）はそれぞれ従来の高周波用バイポーラトランジ
スタの製造方性を順次承す断面図、第４図は第３図（ｃ
）の構成を上から見たパターン平面図である。 １・・・エピタキシャル層、２・・・ベース領域、３゜
７・・・シリコン熱酸化膜、４・・・シリコン窒化膜、
５・・・ベースコンタクト孔、６・・・ベース電極、８
・・・グラフトベース領域、９・・・エミッタコンタク
ト孔、ＩＯ・・・エミッタ電極、１１・・・エミッタ領
域、１２．１３・・・アルミニウム配線。
Claims (1)
- 【特許請求の範囲】 第１導電型の半導体基板上を熱酸化して第１の熱酸化膜
を形成する工程と、 前記第１の熱酸化膜上に窒化膜を形成する工程と、 前記第１の熱酸化膜並びに前記窒化膜の一部を選択的に
エッチング除去して前記基板を露出させる工程と、 前記露出した基板上に第１導電型の多結晶シリコン膜を
選択的に形成する工程と、 全面を熱酸化することにより前記第１の多結晶シリコン
膜の周囲に前記第１の熱酸化膜より膜厚が厚い第２の熱
酸化膜を形成する工程と、 前記第２の熱酸化膜が形成されない前記窒化膜の一部分
及びその下層の前記第１の熱酸化膜を選択的にエッチン
グ除去して前記基板を露出させる工程と、 前記露出した基板上に第２導電型の第２の多結晶シリコ
ン膜を選択的に形成する工程と を具備したことを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017300A JPH07114210B2 (ja) | 1990-01-26 | 1990-01-26 | 半導体装置の製造方法 |
| DE69022710T DE69022710T2 (de) | 1990-01-26 | 1990-12-11 | Verfahren zum Herstellen einer Halbleitervorrichtung. |
| EP90123825A EP0438693B1 (en) | 1990-01-26 | 1990-12-11 | Method of manufacturing semiconductor device |
| US07/625,474 US5100812A (en) | 1990-01-26 | 1990-12-11 | Method of manufacturing semiconductor device |
| KR1019910001263A KR930006736B1 (ko) | 1990-01-26 | 1991-01-25 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017300A JPH07114210B2 (ja) | 1990-01-26 | 1990-01-26 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH03222336A true JPH03222336A (ja) | 1991-10-01 |
| JPH07114210B2 JPH07114210B2 (ja) | 1995-12-06 |
Family
ID=11940153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017300A Expired - Fee Related JPH07114210B2 (ja) | 1990-01-26 | 1990-01-26 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
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| EP (1) | EP0438693B1 (ja) |
| JP (1) | JPH07114210B2 (ja) |
| KR (1) | KR930006736B1 (ja) |
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| US5328857A (en) * | 1992-09-25 | 1994-07-12 | Sgs-Thomson Microelectronics, Inc. | Method of forming a bilevel, self aligned, low base resistance semiconductor structure |
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| US5597758A (en) * | 1994-08-01 | 1997-01-28 | Motorola, Inc. | Method for forming an electrostatic discharge protection device |
| JP2637937B2 (ja) * | 1995-01-30 | 1997-08-06 | 関西日本電気株式会社 | 電界効果トランジスタの製造方法 |
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| IT1298516B1 (it) * | 1998-01-30 | 2000-01-12 | Sgs Thomson Microelectronics | Dispositivo elettronico di potenza integrato su un materiale semiconduttore e relativo processo di fabricazione |
| US6444536B2 (en) * | 1999-07-08 | 2002-09-03 | Agere Systems Guardian Corp. | Method for fabricating bipolar transistors |
| JP4468609B2 (ja) * | 2001-05-21 | 2010-05-26 | 株式会社ルネサステクノロジ | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237471A (ja) * | 1987-03-26 | 1988-10-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH01125975A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2168982B1 (ja) * | 1972-01-28 | 1976-06-11 | Radiotechnique Compelec | |
| US4566176A (en) * | 1984-05-23 | 1986-01-28 | U.S. Philips Corporation | Method of manufacturing transistors |
| US4640721A (en) * | 1984-06-06 | 1987-02-03 | Hitachi, Ltd. | Method of forming bipolar transistors with graft base regions |
| JPS6146063A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6267868A (ja) * | 1985-09-20 | 1987-03-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS63193562A (ja) * | 1987-02-06 | 1988-08-10 | Toshiba Corp | バイポ−ラトランジスタの製造方法 |
| JPH06129172A (ja) * | 1992-10-14 | 1994-05-10 | Fujisash Co | 組付け網戸装置の組付構造 |
-
1990
- 1990-01-26 JP JP2017300A patent/JPH07114210B2/ja not_active Expired - Fee Related
- 1990-12-11 DE DE69022710T patent/DE69022710T2/de not_active Expired - Fee Related
- 1990-12-11 EP EP90123825A patent/EP0438693B1/en not_active Expired - Lifetime
- 1990-12-11 US US07/625,474 patent/US5100812A/en not_active Expired - Lifetime
-
1991
- 1991-01-25 KR KR1019910001263A patent/KR930006736B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237471A (ja) * | 1987-03-26 | 1988-10-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH01125975A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69022710D1 (de) | 1995-11-02 |
| EP0438693B1 (en) | 1995-09-27 |
| JPH07114210B2 (ja) | 1995-12-06 |
| EP0438693A3 (en) | 1992-03-04 |
| KR930006736B1 (ko) | 1993-07-23 |
| EP0438693A2 (en) | 1991-07-31 |
| DE69022710T2 (de) | 1996-03-21 |
| US5100812A (en) | 1992-03-31 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |