JPS62180276A - プリント配線板の検査方法とその検査装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プリント配線板の検査方法とその検査装置に
係り、さらに詳しくは、プリント配線板におけるパター
ンをネ、フト・ワーク単位に分けて、ネットワーク毎に
基準となる特定のピン（以下基準ピンと称する）とネッ
トワーク内の他のピンとの断線検査並びに基準ピンに対
して該ネットワークにｉＡさない他の全てのピンとの一
括短絡検査とを迅速容易に信頼性高く順次全ネットワー
クについて行い、電流制限用抵抗にスイッチング機能を
有するバイパスを並列に付加することを特徴とするプリ
ント配線板の検査方法とその検査装置に関する。

〔発明が解決しようとする問題点〕

プリント配線板の検査方法は、一般に被検査体であるプ
リント配線板のパターンの一部であるランドにプローブ
ピンを接触させ、各ランド間の導通状態の有無を検査す
るのであるが、あらかじめ例えば中央制御袋ｆｉ（Ｉｃ
メモリ）に記憶させておいた良品のプリント配線板のパ
ターンの基準データと各被検査のパターンのデータとを
比較することにより、パターンの断線或いは短絡などの
不良回路部分を発見するものである。

そのため従来は、ある基準ピンに対してどのピンと９間
のパターンが導通しているかを検査するのに、基準ピン
以外の全てのピンについて導通検査を行うところのいわ
ゆるスキャン方式の全ピン検査が行われていた。

しかしながら、このような全ピン検査では、被検査体で
あるプリント配線板のパターンのランドに接触するピン
の数が例えばｎ本（通常はｎは数千水の多数のピン）で
あれば、ｎ　（ｎ　−１）ＸＩ／２回のスキャナー（全
ピン検査操作）を繰り返さなければならないため、自ず
から高速のスキャン操作をしなければならず、被検査体
であるプリント配線板に蓄電する電気容量が残存する。

それゆえ、このような検査操作回数の多い検査方法では
検査に要する時間が長くなり、本来短絡していないパタ
ーン間のピンが蓄電により短絡した状態を示してプリン
ト配線板の誤検査の原因となっていた。また、高速スキ
ャンによる特性インピーダンスの不整合並びに安在波に
よる放出などの不都合があった。

〔発明が解決しようとする問題点〕

そこで本発明者は、上記従来の検量方法の欠点を除去す
るために、プリント配線板はスルホールやバットなどの
ピンが接触するランドが導体パターンによって接続され
、幾つかのネットワークを構成していることに着眼し、
プリント配線板の検査に当り、あらかじめ良品のプリン
ト配線板の基準データの中央制御装置への吸い上げは、
ネットワーク毎に基準ピンとこのネットワークに属する
ピンの番号群を記憶させておき、検査時に中央制御装置
のＩＣメモリより順次ネットワーク毎に基準ピンなどの
ピン番号群を読み出し、ネットワーク内の断線検査と、
該ネットワークに属さない他の全てのピンとの一括短絡
検査を行う方法とこの検査に使用する装置を案出した。

すなわち、従来の検査方法の高速スキャン方式に伴う前
記の欠点及び不都合を解消できるところの一括短絡検査
を可能とし、反面プリント配線板への蓄電の影響を煎く
すようバイパスを辿して浮遊容量を瞬時に充電し、検査
所要時間を短縮し、かつ信頼性の高い導通検査を行うこ
とのできるプリント配線板の検査方法とその検査装置を
提供することを目的とするものである。

〔問題点を解決するための手段および作用〕以下、本発
明の実施例を図面に基づいて具体的に説明する。

第１図は本発明のプリント配線板の検査装置に使用する
回路の主要部概略回路図、第２図は第１図の回路におけ
るスイッチ開閉状態を示す機能説明図である。

まず、第１図において、１．２．３．４．５はそれぞれ
基準ピンの位置を示し、各ネットワークのグループピン
の頭ピン番号に対応するものである。（６）はデコード
回路であり、入力が特定の値になった時にのみ１Ｈ〃に
なる複数の出力信号から構成される。■はリセットの信
号線であり、信号を送ればラッチＩＣがリセットされる
。（ＱはラッチＩＣであり、セット・リセットの１０で
ある。

■はアクティブ機能を引き出す信号線であり、ＡＮＤゲ
ート■、ＯＲゲート■、インバーター０などによってオ
ールアクティブ機能が形成されろ。

また、０は検出点であり、■はシフトレジスターである
。

次に第２図において、１．２．３．４．５はそれぞれ基
準ピンの位置を示す。■及びＤはトランジス−（ＦＥＴ
）であり、スイッチの機能をも有するものである。

そして第３図はプリント配線板のパターンの一部拡大平
面図である。この図面において、■はプリント配線板の
基板表面であり、１．２．３．４、５．６．７は各スル
ホールとそのランド部分を示し、（イ）、（ロ）、（ハ
）、に）は各スルホール間の導通線を示す。

第１図に示す回路を有する本発明のプリント配線板の検
査装置は、被検査体で娶るプリント配線板におけるネッ
トワーク毎に該基準ピンとこのネットワークに属する他
のピンの番号群を指定するデコード機能と、全ピンにつ
いてのオールアクティブ機能と、基準ピン以外の該ネッ
トワークに属する他の全てのピンをカットするためのラ
ッチ機能とを少なくとも有することを特徴としている。

そのため第２図に示すようなスイッチ開閉の機能を有す
ることになる。すなわち、Ｗｌのスイッチが閉じてかつ
Ｕ２のスイッチが閉じた状態では、ピン番号１からピン
番号２のパターンが導通していることを検査することが
できる。一方、ＷｌとＵ５ととが閉じた状態ではピン番
号１からピン番号５に至るパターンが導通していること
を検査することができることを意味している。

次に第３図の平面図に基づいて本発明のプリント配線板
の検査方法を説明する。

この図面においては、１．３．４のランド部分が第１基
準ピン、第３基準ピン、第４基準ピンを示し、これらの
各基準ピン毎に、１−２−５．８−７．４−６のネット
ワークが形成される。そして、中央制御装置のＩＣメモ
リにはデータとして、たとえば第４図のデータ模式図の
ように書き込まれ記憶される。

この場合、プリント配線板の検量手順としては、まず第
１基準ピンについてデコード回路を通じて２ピンを出力
し、１−２ピン間の断線検査を行い、同様にして１−５
ピンの検査も行う。このようにして、第１ネツト内の断
線検査を行うことができろ。

次に■の信号線よりオールアクティブの信号を出し、第
１基準ピンに対し、第１ネツト以外に属する他の全ての
ピンの一括短絡検査を行う。この時、２ピン、５ピンは
Ｒ／ｓラッチＩＣが断線検査時にセットされ、Ｑ出力が
１Ｈ″となっているため、オールアクティブの信号とア
ンドが取れず、第１基準ピンのネットワーク内のピンは
カットされる。

次に、第１図及び第５図によって１回当りの検査所要時
間を短縮できる作用について説明する。

第５図において、ＶＴＲは導通絶縁判定電圧、ｔ。

は検査開始時刻、ｔｌ及びｔ’ｚは判定が可能になるま
での所要時間、ｔｌ及びｔｌは第１図における（０）点
でのＶＴＲまでの電圧の立ち上りの所要時間、Ｌはバイ
パスＮを動作させない時の電圧の立ち上り時間変化、Ｋ
はバイパスＮを動作させた時の電圧の立ち上り時間変化
をそれぞれ示す。　一本発明において、−回の検査所要
時間は第１図における（０）点の電圧がＶＴＩＩまでに
達するまでの所要時間により決定される。そして、その
立ち上りは電流制限用抵抗（Ｍ）と浮遊容量が直列に接
続したものに近似である。つまり下記の式％式％） また、浮遊容量は配線などにより物理的に決定される。

本発明によれば、上記の式におけるＲを立ち上り時に瞬
時に０又は小さくすることによって立ち上り速度を早く
することができる。

つまりＬにおいては、（ｚ−ｔｏ時間要したものが、バ
イパスＮを瞬間的に動作させ、バイパスＮを通して一時
に浮遊容量を充電することによって、Ｋに示すように（
ｔ−ｔｏに検査所要時間を短縮することができる。

なお、本発明の実施に際しては、バイパスＮにスイッチ
機能を有する素子を破かいしないように抵抗を適宜挿入
する必要がある。

それゆえ、本発明によれば、第１ネツト以外に属する他
の全てのピンが短絡しているかどうかの一括短絡検査は
オールアクティブの信号を出すだけで一瞬の内に検査を
完了することができる利点がある。これは、従来の検査
方法におけるスキャン方式の全ピン検査の所要時間の約
１０分の１から１００分の１というきわめて短時間内に
プリント配線板の検査を完了することができる。

また、従来の高速スキャン方式による特性インビーダン
スの不整合並びに定在波による放出なども全て無くすこ
とができる利点がある。しかもプリント配線板の検査に
要する時間も従来の方法に比較して最終的には１０分の
１位に短縮でき、迅速容易にかつ信頼性高くプリント配
線板を検査することができる。

〔発明の効果〕

以上のように、本発明によればプリント配線板の各ネッ
トワーク毎に該基準ピンに対してネット内の該ネットワ
ーク内の他のピンとの断線検量と該ネット以外に属する
他の全てのピンとの一括短絡検査を迅速容易に行うこと
ができる。

なお、第２ネツト及び第８ネツトは、第３基準ピン及び
第４基準ピンに対しても同様に上記の第１基準ピンに対
するネット内の断線検査とネット以外に属する他の全て
のピンの一括短絡検査とを交互に行うことができるので
、全体としてもプリント配線板の検量を迅速容易にかつ
信頼度高く行うことができる。

【図面の簡単な説明】

第１図は本発明のプリント配線板の検査装設に使用する
回路の主要部概略回路図、第２図は同回路におけるスイ
ッチ開閉状態を示す機能説明図、第３図はプリント配線
板のパターンの一部拡大平面図、第４図は中央制御装置
のＩｃメモリに記憶させるデータ模式図の一例である。 上記図面において Ａ・・・・・・・・・デコード回路（デコーダー）、Ｂ
・・・・・・・・・リセットの信号線、Ｃ・・・・・・
・・・う、チＩＣ１ Ｄ・・・・・・・・・アクティブ機能用信号線、Ｅ・・
・・・・・・・ＡＮＤゲート、 Ｆ、、、、、、、、、ＯＲゲート、 Ｇ・・・・・・・・・インバーター、 ０−、、、、、、、検出点、 Ｐ　、、、、、・・・・プリント配線板の基板表面、Ｔ
・・・・・・・・・シフトレジスター、Ｑ・・・・・・
・・・Ｑゲート、 Ｕ・・・・・−・・トランジスター回路（ＰＥＴ）、Ｗ
・・・・・−・・トランジスター回路（ＰＥＴ）、Ｎ・
・・・・・・・トランジスター回路（ＰＥＴ）、Ｍ・・
・・・・・・・電流制限用抵抗。

Claims (1)

1. 【特許請求の範囲】 １、被検査体であるプリント配線板におけるパターンを
   ネットワーク単位に分けて、ネットワーク毎に基準ピン
   と該ネットワークに属するピンの番号群を中央制御装置
   に記憶させ、検査時に中央制御装置より特定のネットワ
   ーク毎に基準ピンと該ネットワークに属するピンの番号
   群を読み出し、ネットワーク内のパターン検査と該基準
   ピンに対し該ネットワークに属さない他の全てのピンの
   一括短絡検査とを順次全ネットワークについて行うこと
   を特徴とするプリント配線板の検査方法。 ２、被検査体であるプリント配線板におけるパターンを
   ネットワーク単位に分けて、ネットワーク毎に基準ピン
   と該ネットワークに属するピンの番号群を指定するデコ
   ード機能と、全ピンについてのオールアクティブ機能と
   、基準ピン以外の該ネットワーク内の他の全てのピンを
   カットできるラッチ機能とを少なくとも有し、かつこれ
   らの機能を有する回路が中央制御装置に連絡され制御さ
   れ得る機構を有し、電流制限用抵抗にスイッチング機能
   を有するバイパスを並列に付加して成るプリント配線板
   の検査装置。