JPH0926463A - テスト回路を内蔵した集積回路 - Google Patents
テスト回路を内蔵した集積回路Info
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- JPH0926463A JPH0926463A JP8086159A JP8615996A JPH0926463A JP H0926463 A JPH0926463 A JP H0926463A JP 8086159 A JP8086159 A JP 8086159A JP 8615996 A JP8615996 A JP 8615996A JP H0926463 A JPH0926463 A JP H0926463A
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Abstract
(57)【要約】
【課題】 集積回路に内蔵されたテスト回路のみで、該
集積回路が印刷回路基板上でどのような素子に接続され
るかに関わりなく、該集積回路の信号端子のオープン不
良を検知できるようにする。 【解決手段】 集積回路10の中に、テストモードにお
いて各々対応する信号端子を介して印刷回路基板上の対
応する配線が持つ浮遊容量Cへ充電電流を供給するため
の複数のトライステートバッファ22a,22b,22
cと、各々対応するトライステートバッファの入力遷移
時刻とその出力遷移時刻との時間間隔を表わすパルス幅
を有する論理信号を供給するための複数のイクスクルー
シブORゲート23a,23b,23cとを備えたテス
ト回路を設ける。信号端子が印刷回路基板上の配線に正
常に電気接続されているときと、電気接続されていない
ときとの容量差を、論理信号のパルス幅の差に変換し
て、信号端子のオープン不良の半田付け欠陥を検知す
る。
集積回路が印刷回路基板上でどのような素子に接続され
るかに関わりなく、該集積回路の信号端子のオープン不
良を検知できるようにする。 【解決手段】 集積回路10の中に、テストモードにお
いて各々対応する信号端子を介して印刷回路基板上の対
応する配線が持つ浮遊容量Cへ充電電流を供給するため
の複数のトライステートバッファ22a,22b,22
cと、各々対応するトライステートバッファの入力遷移
時刻とその出力遷移時刻との時間間隔を表わすパルス幅
を有する論理信号を供給するための複数のイクスクルー
シブORゲート23a,23b,23cとを備えたテス
ト回路を設ける。信号端子が印刷回路基板上の配線に正
常に電気接続されているときと、電気接続されていない
ときとの容量差を、論理信号のパルス幅の差に変換し
て、信号端子のオープン不良の半田付け欠陥を検知す
る。
Description
【0001】
【発明の属する技術分野】本発明は、印刷回路基板(P
Cボード)上に実装される集積回路に関し、特に信号端
子のオープン不良を検知するためのテスト回路を内蔵し
た集積回路に関するものである。
Cボード)上に実装される集積回路に関し、特に信号端
子のオープン不良を検知するためのテスト回路を内蔵し
た集積回路に関するものである。
【0002】
【従来の技術】リード挿入型の複数の集積回路が実装さ
れるPCボードは、個々の集積回路の複数のリード(外
部端子)にそれぞれ対応した複数のスルーホールと、個
々のスルーホールに電気接続されるようにパターン形成
された複数の印刷配線とを有するものである。個々の集
積回路のリードが対応スルーホールに挿入され、かつ全
ての挿入箇所に半田付けが施されることにより、個々の
リードと印刷配線との電気接続が達成される。ところ
が、PCボード上にオープン不良、ショート不良などの
半田付け欠陥が生じることがある。オープン不良は、半
田供給不足などから生じる欠陥であって、意に反してリ
ードと印刷配線との間が電気的にオープン状態となるも
のである。ショート不良は、半田の過剰供給などから生
じる欠陥であって、意に反して複数の印刷配線が互いに
電気的にショートされるものである。このような半田付
け欠陥は、表面実装技術などの他のパッケージング技術
を採用した集積回路をPCボード上に実装する際にも生
じ得る。
れるPCボードは、個々の集積回路の複数のリード(外
部端子)にそれぞれ対応した複数のスルーホールと、個
々のスルーホールに電気接続されるようにパターン形成
された複数の印刷配線とを有するものである。個々の集
積回路のリードが対応スルーホールに挿入され、かつ全
ての挿入箇所に半田付けが施されることにより、個々の
リードと印刷配線との電気接続が達成される。ところ
が、PCボード上にオープン不良、ショート不良などの
半田付け欠陥が生じることがある。オープン不良は、半
田供給不足などから生じる欠陥であって、意に反してリ
ードと印刷配線との間が電気的にオープン状態となるも
のである。ショート不良は、半田の過剰供給などから生
じる欠陥であって、意に反して複数の印刷配線が互いに
電気的にショートされるものである。このような半田付
け欠陥は、表面実装技術などの他のパッケージング技術
を採用した集積回路をPCボード上に実装する際にも生
じ得る。
【0003】従来、PCボード上の集積回路の半田付け
欠陥を検出するために、イン・サーキット・テスタが用
いられてきた。この場合、イン・サーキット・テスタの
複数のプローブピンがテスト対象集積回路の周囲の配線
にそれぞれ接触させられる。そして、一部のプローブピ
ンから集積回路の入力端子にテストデータ信号が供給さ
れ、該集積回路の出力端子から得られる信号が他のプロ
ーブピンからテスト結果信号としてイン・サーキット・
テスタに取り込まれ、該取り込まれた信号が期待値と比
較される。この比較の結果から、半田付け欠陥の有無が
判定される。ところが、1枚のPCボード上に多数の集
積回路が高密度実装される状況や、PCボードが多層化
された配線を有する状況では、物理的にプローブピンを
配線に接触させ得ないことがあるので、イン・サーキッ
ト・テスタの利用が不可能になりつつある。
欠陥を検出するために、イン・サーキット・テスタが用
いられてきた。この場合、イン・サーキット・テスタの
複数のプローブピンがテスト対象集積回路の周囲の配線
にそれぞれ接触させられる。そして、一部のプローブピ
ンから集積回路の入力端子にテストデータ信号が供給さ
れ、該集積回路の出力端子から得られる信号が他のプロ
ーブピンからテスト結果信号としてイン・サーキット・
テスタに取り込まれ、該取り込まれた信号が期待値と比
較される。この比較の結果から、半田付け欠陥の有無が
判定される。ところが、1枚のPCボード上に多数の集
積回路が高密度実装される状況や、PCボードが多層化
された配線を有する状況では、物理的にプローブピンを
配線に接触させ得ないことがあるので、イン・サーキッ
ト・テスタの利用が不可能になりつつある。
【0004】そこで、米国特許第5,084,874号
などに開示されているバウンダリ・スキャン・テスト
(BST)の技術を半田付け欠陥の検出に利用すること
が考えられる。BST技術によれば、PCボード上で複
数の印刷配線を介して互いに接続された2個の集積回路
の各々の中に複数のバウンダリ・スキャン・セル(BS
C)からなるテスト回路が設けられる。そして、一方の
集積回路に内蔵されたテスト回路は、該集積回路の対応
出力端子を介して、それぞれ印刷配線上にテストデータ
信号を供給する。個々の印刷配線上の信号は、他方の集
積回路の対応入力端子を介して、該集積回路に内蔵され
たテスト回路にテスト結果信号として取り込まれる。全
てのBSCは、あるモードにおいて互いにシリアルに接
続される。したがって、テストデータ信号の付与と、テ
スト結果信号の観測とがスキャン動作により達成され、
テストデータ信号とテスト結果信号との比較により半田
付け欠陥の有無が判定される。
などに開示されているバウンダリ・スキャン・テスト
(BST)の技術を半田付け欠陥の検出に利用すること
が考えられる。BST技術によれば、PCボード上で複
数の印刷配線を介して互いに接続された2個の集積回路
の各々の中に複数のバウンダリ・スキャン・セル(BS
C)からなるテスト回路が設けられる。そして、一方の
集積回路に内蔵されたテスト回路は、該集積回路の対応
出力端子を介して、それぞれ印刷配線上にテストデータ
信号を供給する。個々の印刷配線上の信号は、他方の集
積回路の対応入力端子を介して、該集積回路に内蔵され
たテスト回路にテスト結果信号として取り込まれる。全
てのBSCは、あるモードにおいて互いにシリアルに接
続される。したがって、テストデータ信号の付与と、テ
スト結果信号の観測とがスキャン動作により達成され、
テストデータ信号とテスト結果信号との比較により半田
付け欠陥の有無が判定される。
【0005】
【発明が解決しようとする課題】上記従来のBST技術
を利用した半田付け欠陥の検出は、PCボード上で互い
に接続された2個の集積回路の各々が複数のBSCから
なるテスト回路を内蔵していることを前提としたもので
あった。したがって、一方の集積回路がテスト回路を内
蔵していない場合には、他方の集積回路がテスト回路を
内蔵していても、半田付け欠陥の検出を達成し得ないと
いう問題があった。また、ある集積回路の信号端子にト
ランジスタ、ダイオードなどのディスクリートな能動素
子、あるいはトランス、コンデンサなどの受動素子が接
続されている場合には、これらの素子はテスト回路を内
蔵し得ないので、集積回路がテスト回路を内蔵していて
も、該集積回路の信号端子の半田付け欠陥を検出するこ
とはできない。したがって、従来はPCボード全体にお
ける半田付け欠陥の高い検出率を望めなかった。
を利用した半田付け欠陥の検出は、PCボード上で互い
に接続された2個の集積回路の各々が複数のBSCから
なるテスト回路を内蔵していることを前提としたもので
あった。したがって、一方の集積回路がテスト回路を内
蔵していない場合には、他方の集積回路がテスト回路を
内蔵していても、半田付け欠陥の検出を達成し得ないと
いう問題があった。また、ある集積回路の信号端子にト
ランジスタ、ダイオードなどのディスクリートな能動素
子、あるいはトランス、コンデンサなどの受動素子が接
続されている場合には、これらの素子はテスト回路を内
蔵し得ないので、集積回路がテスト回路を内蔵していて
も、該集積回路の信号端子の半田付け欠陥を検出するこ
とはできない。したがって、従来はPCボード全体にお
ける半田付け欠陥の高い検出率を望めなかった。
【0006】本発明の目的は、集積回路に内蔵されたテ
スト回路のみで、該集積回路がPCボード上でどのよう
な素子に接続されるかに関わりなく、該集積回路の信号
端子のオープン不良を検知できるようにすることにあ
る。
スト回路のみで、該集積回路がPCボード上でどのよう
な素子に接続されるかに関わりなく、該集積回路の信号
端子のオープン不良を検知できるようにすることにあ
る。
【0007】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、PCボード上において集積回路の信号端
子が印刷配線に正常に電気接続されているときと、電気
接続されていないときとの負荷容量の差から、該信号端
子のオープン不良を検知することとしたものである。
め、本発明は、PCボード上において集積回路の信号端
子が印刷配線に正常に電気接続されているときと、電気
接続されていないときとの負荷容量の差から、該信号端
子のオープン不良を検知することとしたものである。
【0008】配線の電気特性を表わす量として、抵抗、
インダクタンス及び浮遊容量が挙げられる。このうち、
測定の容易さから浮遊容量を選択するのがよい。配線が
持つ浮遊容量Cへの充電を行なう場合の充電電流I
(t)と充電電圧V(t)との関係は、 I(t)=C×dV(t)/dt で表現される。ここに、tは時間である。したがって、
浮遊容量の差は、充電時間の差、充電電流の差、あるい
は充電電圧の差として検出することが可能である。この
うち、測定の簡便さから充電時間の差を選択するのがよ
い。すなわち、浮遊容量の充電に要する時間の差から、
信号端子のオープン不良を検知することとする。
インダクタンス及び浮遊容量が挙げられる。このうち、
測定の容易さから浮遊容量を選択するのがよい。配線が
持つ浮遊容量Cへの充電を行なう場合の充電電流I
(t)と充電電圧V(t)との関係は、 I(t)=C×dV(t)/dt で表現される。ここに、tは時間である。したがって、
浮遊容量の差は、充電時間の差、充電電流の差、あるい
は充電電圧の差として検出することが可能である。この
うち、測定の簡便さから充電時間の差を選択するのがよ
い。すなわち、浮遊容量の充電に要する時間の差から、
信号端子のオープン不良を検知することとする。
【0009】具体的には、集積回路の中に、テストモー
ドにおいて各々対応する信号端子を介してPCボード上
の対応する配線が持つ浮遊容量へ充電電流を供給するた
めの複数のトライステートバッファを設ける。該複数の
トライステートバッファの各々における信号遅延時間は
浮遊容量の差を反映するので、各々対応するトライステ
ートバッファの入力遷移時刻とその出力遷移時刻との時
間間隔を表わすパルス幅を有する論理信号を供給するた
めの複数のイクスクルーシブORゲートを、集積回路の
中に更に設ける。
ドにおいて各々対応する信号端子を介してPCボード上
の対応する配線が持つ浮遊容量へ充電電流を供給するた
めの複数のトライステートバッファを設ける。該複数の
トライステートバッファの各々における信号遅延時間は
浮遊容量の差を反映するので、各々対応するトライステ
ートバッファの入力遷移時刻とその出力遷移時刻との時
間間隔を表わすパルス幅を有する論理信号を供給するた
めの複数のイクスクルーシブORゲートを、集積回路の
中に更に設ける。
【0010】
【発明の実施の形態】以下、本発明に係るテスト回路を
内蔵した集積回路の具体例について、図面を参照しなが
ら説明する。
内蔵した集積回路の具体例について、図面を参照しなが
ら説明する。
【0011】図1は、本発明に係る集積回路の構成例を
示している。図1の集積回路10は、第1及び第2の入
力端子IN1,IN2と、1個の出力端子OUTと、5
個のテスト端子TDI,TDO,TCTL,TCK1,
TCK2とを備えている。この集積回路10がPCボー
ド上に実装されるとき、3個の信号端子IN1,IN
2,OUTは各々PCボード上の対応する配線に半田付
けによって電気接続される。図1中のCは、各配線が持
つ浮遊容量を示している。11は、集積回路10の本来
の機能を実現するように3個の端子IN1,IN2,O
UTに内部接続された内部論理(アプリケーション・ロ
ジック)である。内部論理11と出力端子OUTとの間
には、テスト制御信号TCTLがテストモードを指定す
る場合(TCTL=1)にはハイ・インピーダンス出力
を保持し、かつテスト制御信号TCTLが非テストモー
ドを指定する場合(TCTL=0)には内部論理11か
ら出力端子OUTへ信号を伝達するためのトライステー
トバッファ12が介在している。なお、図1の例では説
明の便宜を考慮して信号端子の数を3としているが、こ
の数に限定されるものではない。
示している。図1の集積回路10は、第1及び第2の入
力端子IN1,IN2と、1個の出力端子OUTと、5
個のテスト端子TDI,TDO,TCTL,TCK1,
TCK2とを備えている。この集積回路10がPCボー
ド上に実装されるとき、3個の信号端子IN1,IN
2,OUTは各々PCボード上の対応する配線に半田付
けによって電気接続される。図1中のCは、各配線が持
つ浮遊容量を示している。11は、集積回路10の本来
の機能を実現するように3個の端子IN1,IN2,O
UTに内部接続された内部論理(アプリケーション・ロ
ジック)である。内部論理11と出力端子OUTとの間
には、テスト制御信号TCTLがテストモードを指定す
る場合(TCTL=1)にはハイ・インピーダンス出力
を保持し、かつテスト制御信号TCTLが非テストモー
ドを指定する場合(TCTL=0)には内部論理11か
ら出力端子OUTへ信号を伝達するためのトライステー
トバッファ12が介在している。なお、図1の例では説
明の便宜を考慮して信号端子の数を3としているが、こ
の数に限定されるものではない。
【0012】図1の集積回路10に内蔵されたテスト回
路は、第1及び第2のDフリップフロップ21,26
と、第1、第2及び第3のトライステートバッファ22
a,22b,22cと、第1、第2及び第3のイクスク
ルーシブORゲート23a,23b,23cと、1個の
ANDゲート24と、1個のセレクタ25とを備えてい
る。
路は、第1及び第2のDフリップフロップ21,26
と、第1、第2及び第3のトライステートバッファ22
a,22b,22cと、第1、第2及び第3のイクスク
ルーシブORゲート23a,23b,23cと、1個の
ANDゲート24と、1個のセレクタ25とを備えてい
る。
【0013】第1のDフリップフロップ21は、テスト
データ信号TDIを第1のテストクロック信号TCK1
の立ち上がり遷移に同期してラッチし、かつ該ラッチし
た信号を3個のトライステートバッファ22a,22
b,22cへ分配するための入力フリップフロップであ
る。3個のトライステートバッファ22a,22b,2
2cの共通の入力信号をDIとする。
データ信号TDIを第1のテストクロック信号TCK1
の立ち上がり遷移に同期してラッチし、かつ該ラッチし
た信号を3個のトライステートバッファ22a,22
b,22cへ分配するための入力フリップフロップであ
る。3個のトライステートバッファ22a,22b,2
2cの共通の入力信号をDIとする。
【0014】第1のトライステートバッファ22aは第
1の入力端子IN1へ信号DOaを、第2のトライステ
ートバッファ22bは第2の入力端子IN2へ信号DO
bを、第3のトライステートバッファ22cは出力端子
OUTへ信号DOcをそれぞれ出力するものである。テ
スト制御信号TCTLがテストモードを指定する場合
(TCTL=1)には、第1のトライステートバッファ
22aは第1の入力端子IN1を介して、第2のトライ
ステートバッファ22bは第2の入力端子IN2を介し
て、第3のトライステートバッファ22cは出力端子O
UTを介してそれぞれPCボード上の対応する配線が持
つ浮遊容量Cへ微小な充電電流を供給する。テスト制御
信号TCTLが非テストモードを指定する場合(TCT
L=0)には、3個のトライステートバッファ22a,
22b,22cがいずれもハイ・インピーダンス出力を
保持する。第1のイクスクルーシブORゲート23a
は、第1のトライステートバッファ22aの入力信号D
Iの立ち上がり遷移時刻と、第1のトライステートバッ
ファ22aの出力信号DOaの立ち上がり遷移時刻との
時間間隔を表わすパルス幅を有する論理信号XORaを
供給する。第2のイクスクルーシブORゲート23b
は、第2のトライステートバッファ22bの入力信号D
Iの立ち上がり遷移時刻と、第2のトライステートバッ
ファ22bの出力信号DObの立ち上がり遷移時刻との
時間間隔を表わすパルス幅を有する論理信号XORbを
供給する。第3のイクスクルーシブORゲート23c
は、第3のトライステートバッファ22cの入力信号D
Iの立ち上がり遷移時刻と、第3のトライステートバッ
ファ22cの出力信号DOcの立ち上がり遷移時刻との
時間間隔を表わすパルス幅を有する論理信号XORcを
供給する。
1の入力端子IN1へ信号DOaを、第2のトライステ
ートバッファ22bは第2の入力端子IN2へ信号DO
bを、第3のトライステートバッファ22cは出力端子
OUTへ信号DOcをそれぞれ出力するものである。テ
スト制御信号TCTLがテストモードを指定する場合
(TCTL=1)には、第1のトライステートバッファ
22aは第1の入力端子IN1を介して、第2のトライ
ステートバッファ22bは第2の入力端子IN2を介し
て、第3のトライステートバッファ22cは出力端子O
UTを介してそれぞれPCボード上の対応する配線が持
つ浮遊容量Cへ微小な充電電流を供給する。テスト制御
信号TCTLが非テストモードを指定する場合(TCT
L=0)には、3個のトライステートバッファ22a,
22b,22cがいずれもハイ・インピーダンス出力を
保持する。第1のイクスクルーシブORゲート23a
は、第1のトライステートバッファ22aの入力信号D
Iの立ち上がり遷移時刻と、第1のトライステートバッ
ファ22aの出力信号DOaの立ち上がり遷移時刻との
時間間隔を表わすパルス幅を有する論理信号XORaを
供給する。第2のイクスクルーシブORゲート23b
は、第2のトライステートバッファ22bの入力信号D
Iの立ち上がり遷移時刻と、第2のトライステートバッ
ファ22bの出力信号DObの立ち上がり遷移時刻との
時間間隔を表わすパルス幅を有する論理信号XORbを
供給する。第3のイクスクルーシブORゲート23c
は、第3のトライステートバッファ22cの入力信号D
Iの立ち上がり遷移時刻と、第3のトライステートバッ
ファ22cの出力信号DOcの立ち上がり遷移時刻との
時間間隔を表わすパルス幅を有する論理信号XORcを
供給する。
【0015】ANDゲート24は、3つの論理信号XO
Ra,XORb,XORcの論理積信号ANDを供給す
るものである。セレクタ25は、テスト制御信号TCT
Lがテストモードを指定する場合(TCTL=1)には
論理積信号ANDを、テスト制御信号TCTLが非テス
トモードを指定する場合(TCTL=0)には第1のD
フリップフロップ21の出力信号をそれぞれ第2のDフ
リップフロップ26へデータ信号として供給するもので
ある。第2のDフリップフロップ26は、セレクタ25
から供給されたデータ信号を第2のテストクロック信号
TCK2の立ち上がり遷移に同期してラッチし、かつ該
ラッチした信号をテスト結果信号TDOとして出力する
ための出力フリップフロップである。
Ra,XORb,XORcの論理積信号ANDを供給す
るものである。セレクタ25は、テスト制御信号TCT
Lがテストモードを指定する場合(TCTL=1)には
論理積信号ANDを、テスト制御信号TCTLが非テス
トモードを指定する場合(TCTL=0)には第1のD
フリップフロップ21の出力信号をそれぞれ第2のDフ
リップフロップ26へデータ信号として供給するもので
ある。第2のDフリップフロップ26は、セレクタ25
から供給されたデータ信号を第2のテストクロック信号
TCK2の立ち上がり遷移に同期してラッチし、かつ該
ラッチした信号をテスト結果信号TDOとして出力する
ための出力フリップフロップである。
【0016】図2は、上記集積回路10のテスト動作
(TCTL=1)を示している。ここで、2個の入力端
子IN1,IN2は半田付け欠陥を有さず、出力端子O
UTはオープン不良の半田付け欠陥を有するものとす
る。テストデータ入力信号TDIの論理値を1に設定し
た上で、時刻T1において第1のテストクロック信号T
CK1を立ち上げると、第1のDフリップフロップ21
の出力信号が論理値0から論理値1へ遷移する。つま
り、3個のトライステートバッファ22a,22b,2
2cの共通の入力信号DIが立ち上がり遷移する。2個
の入力端子IN1,IN2は半田付け欠陥を有しないの
で、第1及び第2のトライステートバッファ22a,2
2bは各々浮遊容量Cへ微小な充電電流を供給する。第
1のトライステートバッファ22aにおける信号遅延時
間は、バッファ固有のゲート遅延時間Tgと、配線が持
つ浮遊容量Cに依存した配線遅延時間Twとの和とな
る。第2のトライステートバッファ22bにおいても同
様である。一方、出力端子OUTはオープン不良の半田
付け欠陥を有するので、第3のトライステートバッファ
22cは浮遊容量Cへの充電電流の供給を行なわない。
したがって、第3のトライステートバッファ22cにお
ける信号遅延時間は、バッファ固有のゲート遅延時間T
gと一致する。つまり、図2に示すように、第3のトラ
イステートバッファ22cの出力信号DOcが時刻T2
において立ち上がり遷移した後に、第1及び第2のトラ
イステートバッファ22a,22bの出力信号DOa,
DObが時刻T3において立ち上がり遷移することとな
る。この結果、第1及び第2のイクスクルーシブORゲ
ート23a,23bから供給される論理信号XORa,
XORbはパルス幅Tg+Twを有し、第3のイクスク
ルーシブORゲート23cから供給される論理信号XO
Rcはパルス幅Tgを有する。つまり、ANDゲート2
4から供給される論理積信号ANDは、パルス幅Tgを
有する。
(TCTL=1)を示している。ここで、2個の入力端
子IN1,IN2は半田付け欠陥を有さず、出力端子O
UTはオープン不良の半田付け欠陥を有するものとす
る。テストデータ入力信号TDIの論理値を1に設定し
た上で、時刻T1において第1のテストクロック信号T
CK1を立ち上げると、第1のDフリップフロップ21
の出力信号が論理値0から論理値1へ遷移する。つま
り、3個のトライステートバッファ22a,22b,2
2cの共通の入力信号DIが立ち上がり遷移する。2個
の入力端子IN1,IN2は半田付け欠陥を有しないの
で、第1及び第2のトライステートバッファ22a,2
2bは各々浮遊容量Cへ微小な充電電流を供給する。第
1のトライステートバッファ22aにおける信号遅延時
間は、バッファ固有のゲート遅延時間Tgと、配線が持
つ浮遊容量Cに依存した配線遅延時間Twとの和とな
る。第2のトライステートバッファ22bにおいても同
様である。一方、出力端子OUTはオープン不良の半田
付け欠陥を有するので、第3のトライステートバッファ
22cは浮遊容量Cへの充電電流の供給を行なわない。
したがって、第3のトライステートバッファ22cにお
ける信号遅延時間は、バッファ固有のゲート遅延時間T
gと一致する。つまり、図2に示すように、第3のトラ
イステートバッファ22cの出力信号DOcが時刻T2
において立ち上がり遷移した後に、第1及び第2のトラ
イステートバッファ22a,22bの出力信号DOa,
DObが時刻T3において立ち上がり遷移することとな
る。この結果、第1及び第2のイクスクルーシブORゲ
ート23a,23bから供給される論理信号XORa,
XORbはパルス幅Tg+Twを有し、第3のイクスク
ルーシブORゲート23cから供給される論理信号XO
Rcはパルス幅Tgを有する。つまり、ANDゲート2
4から供給される論理積信号ANDは、パルス幅Tgを
有する。
【0017】配線遅延時間Twは、 Tw=C×Tc で表わされる。ここに、Tcは単位容量当たりの遅延時
間であり、例えば10ns/pFに設定される。この場
合には、浮遊容量Cが1pFであっても、信号DOcの
立ち上がり遷移時刻T2と、信号DOa,DObの立ち
上がり遷移時刻T3との間に、10nsもの時間差がで
きる。そして、時刻T2と時刻T3との間の時刻Tmに
おいて、第2のテストクロック信号TCK2が立ち上げ
られる。時刻Tmでは論理積信号ANDの論理値が既に
0になっているので、第2のDフリップフロップ26が
論理値0をラッチする結果、テスト結果信号TDOが
「オープン不良あり」を示す論理値0となる。このテス
ト結果信号TDOは、時刻T4において観測される。2
個の入力端子IN1,IN2と1個の出力端子OUTと
のいずれもが半田付け欠陥を有しない場合には、図2中
に想像線(二点鎖線)で示すように、時刻T4における
テスト結果信号TDOが「オープン不良なし」を示す論
理値1となる。
間であり、例えば10ns/pFに設定される。この場
合には、浮遊容量Cが1pFであっても、信号DOcの
立ち上がり遷移時刻T2と、信号DOa,DObの立ち
上がり遷移時刻T3との間に、10nsもの時間差がで
きる。そして、時刻T2と時刻T3との間の時刻Tmに
おいて、第2のテストクロック信号TCK2が立ち上げ
られる。時刻Tmでは論理積信号ANDの論理値が既に
0になっているので、第2のDフリップフロップ26が
論理値0をラッチする結果、テスト結果信号TDOが
「オープン不良あり」を示す論理値0となる。このテス
ト結果信号TDOは、時刻T4において観測される。2
個の入力端子IN1,IN2と1個の出力端子OUTと
のいずれもが半田付け欠陥を有しない場合には、図2中
に想像線(二点鎖線)で示すように、時刻T4における
テスト結果信号TDOが「オープン不良なし」を示す論
理値1となる。
【0018】以上のとおり、図1の集積回路10によれ
ば、該集積回路10に内蔵されたテスト回路のみで、3
個の信号端子IN1,IN2,OUTの中にオープン不
良を有する信号端子が存在するかどうかを検知できる。
すなわち、PCボード上の集積回路10の半田付け欠陥
に関する、いわゆるGO/NGテストを容易に実現でき
るものである。
ば、該集積回路10に内蔵されたテスト回路のみで、3
個の信号端子IN1,IN2,OUTの中にオープン不
良を有する信号端子が存在するかどうかを検知できる。
すなわち、PCボード上の集積回路10の半田付け欠陥
に関する、いわゆるGO/NGテストを容易に実現でき
るものである。
【0019】図3は、本発明に係る4個の集積回路を含
む複数の回路要素を実装したPCボードの例を示してい
る。図3のPCボード5には、各々図1中の構成を拡張
したテスト回路を内蔵した第1、第2、第3及び第4の
集積回路10a,10b,10c,10dと、メモリ1
5と、トランス16と、トランジスタ群17と、ディジ
タル・アナログコンバータ(DAC)18と、発光ダイ
オード(LED)群19とが実装されている。4個の集
積回路10a,10b,10c,10dは、それぞれ6
個の信号端子と、5個のテスト端子TDI,TDO,T
CTL,TCK1,TCK2とを備えている。PCボー
ド5は、7個の信号端子と、5個のテスト端子TDI,
TDO,TCTL,TCK1,TCK2とを備えてい
る。各々外部からPCボード5に供給されるテスト制御
信号TCTL、第1のテストクロック信号TCK1及び
第2のテストクロック信号TCK2は、4個の集積回路
10a,10b,10c,10dの各々に並列に供給さ
れる。テスト制御信号TCTLが非テストモードを指定
する場合(TCTL=0)には、セレクタ25(図1参
照)のはたらきにより、図3に示すように、PCボード
5のテストデータ入力端子TDIとテスト結果出力端子
TDOとの間に、4個の集積回路10a,10b,10
c,10dに内蔵された合計8個のDフリップフロップ
21,26が互いにシリアルに接続される。メモリ15
及びDAC18は、いずれもテスト回路を内蔵していな
い集積回路である。トランス16、トランジスタ群17
及びLED群19は、いずれもテスト回路を内蔵し得な
い素子である。
む複数の回路要素を実装したPCボードの例を示してい
る。図3のPCボード5には、各々図1中の構成を拡張
したテスト回路を内蔵した第1、第2、第3及び第4の
集積回路10a,10b,10c,10dと、メモリ1
5と、トランス16と、トランジスタ群17と、ディジ
タル・アナログコンバータ(DAC)18と、発光ダイ
オード(LED)群19とが実装されている。4個の集
積回路10a,10b,10c,10dは、それぞれ6
個の信号端子と、5個のテスト端子TDI,TDO,T
CTL,TCK1,TCK2とを備えている。PCボー
ド5は、7個の信号端子と、5個のテスト端子TDI,
TDO,TCTL,TCK1,TCK2とを備えてい
る。各々外部からPCボード5に供給されるテスト制御
信号TCTL、第1のテストクロック信号TCK1及び
第2のテストクロック信号TCK2は、4個の集積回路
10a,10b,10c,10dの各々に並列に供給さ
れる。テスト制御信号TCTLが非テストモードを指定
する場合(TCTL=0)には、セレクタ25(図1参
照)のはたらきにより、図3に示すように、PCボード
5のテストデータ入力端子TDIとテスト結果出力端子
TDOとの間に、4個の集積回路10a,10b,10
c,10dに内蔵された合計8個のDフリップフロップ
21,26が互いにシリアルに接続される。メモリ15
及びDAC18は、いずれもテスト回路を内蔵していな
い集積回路である。トランス16、トランジスタ群17
及びLED群19は、いずれもテスト回路を内蔵し得な
い素子である。
【0020】図3のPCボード5によれば、4個の集積
回路10a,10b,10c,10dの各々へのテスト
データ信号の付与と、4個の集積回路10a,10b,
10c,10dの各々のテスト結果信号の観測とが、従
来のBST技術と同様のスキャン動作(TCTL=0)
により達成される。この際、第1のテストクロック信号
TCK1及び第2のテストクロック信号TCK2とし
て、外部から同一のクロック信号が供給される。また、
テストモードを指定するテスト制御信号TCTL(TC
TL=1)が外部からPCボード5に供給されると、4
個の集積回路10a,10b,10c,10dの各々の
信号端子の浮遊容量に基づくオープン不良テストが実行
される。具体的には、第1の集積回路10aの2個の信
号端子、第3の集積回路10cの2個の信号端子及び第
4の集積回路10dの2個の信号端子は各々印刷配線を
介してメモリ15に接続されており、メモリ15はテス
ト回路を内蔵していないが、これらの信号端子は各々オ
ープン不良検知が可能である。第1の集積回路10aの
他の2個の信号端子、第2の集積回路10bの1個の信
号端子及び第4の集積回路10dの他の2個の信号端子
は、各々印刷配線を介してPCボード5の信号端子にお
いて開放されているが、各々オープン不良検知が可能で
ある。第2の集積回路10bの他の1個の信号端子は印
刷配線を介してトランス16に、第2の集積回路10b
の他の4個の信号端子は各々印刷配線を介してトランジ
スタ群17の各々のベースに、第3の集積回路10cの
他の4個の信号端子は各々印刷配線を介してLED群1
9の各々のアノードにそれぞれ接続されており、トラン
ス16、トランジスタ群17及びLED群19はいずれ
もテスト回路を内蔵し得ない素子であるが、これらの信
号端子も各々オープン不良検知が可能である。第1の集
積回路10aの他の2個の信号端子と第4の集積回路1
0dの他の2個の信号端子とは、各々印刷配線を介して
互いに接続されているが、各々オープン不良検知が可能
である。したがって、図3の構成によれば、PCボード
5の全体における半田付け欠陥の検出率が、従来のBS
T技術の場合に比べて大幅に向上する。
回路10a,10b,10c,10dの各々へのテスト
データ信号の付与と、4個の集積回路10a,10b,
10c,10dの各々のテスト結果信号の観測とが、従
来のBST技術と同様のスキャン動作(TCTL=0)
により達成される。この際、第1のテストクロック信号
TCK1及び第2のテストクロック信号TCK2とし
て、外部から同一のクロック信号が供給される。また、
テストモードを指定するテスト制御信号TCTL(TC
TL=1)が外部からPCボード5に供給されると、4
個の集積回路10a,10b,10c,10dの各々の
信号端子の浮遊容量に基づくオープン不良テストが実行
される。具体的には、第1の集積回路10aの2個の信
号端子、第3の集積回路10cの2個の信号端子及び第
4の集積回路10dの2個の信号端子は各々印刷配線を
介してメモリ15に接続されており、メモリ15はテス
ト回路を内蔵していないが、これらの信号端子は各々オ
ープン不良検知が可能である。第1の集積回路10aの
他の2個の信号端子、第2の集積回路10bの1個の信
号端子及び第4の集積回路10dの他の2個の信号端子
は、各々印刷配線を介してPCボード5の信号端子にお
いて開放されているが、各々オープン不良検知が可能で
ある。第2の集積回路10bの他の1個の信号端子は印
刷配線を介してトランス16に、第2の集積回路10b
の他の4個の信号端子は各々印刷配線を介してトランジ
スタ群17の各々のベースに、第3の集積回路10cの
他の4個の信号端子は各々印刷配線を介してLED群1
9の各々のアノードにそれぞれ接続されており、トラン
ス16、トランジスタ群17及びLED群19はいずれ
もテスト回路を内蔵し得ない素子であるが、これらの信
号端子も各々オープン不良検知が可能である。第1の集
積回路10aの他の2個の信号端子と第4の集積回路1
0dの他の2個の信号端子とは、各々印刷配線を介して
互いに接続されているが、各々オープン不良検知が可能
である。したがって、図3の構成によれば、PCボード
5の全体における半田付け欠陥の検出率が、従来のBS
T技術の場合に比べて大幅に向上する。
【0021】図4は、本発明に係る集積回路の他の構成
例を示している。図4の集積回路30は、第1及び第2
の入力端子IN1,IN2と、1個の出力端子OUT
と、4個のテスト端子TDI,TDO,TCTL,TC
LKとを備えている。この集積回路30がPCボード上
に実装されるとき、3個の信号端子IN1,IN2,O
UTは各々PCボード上の対応する配線に半田付けによ
って電気接続される。図4中のCは、各配線が持つ浮遊
容量を示している。31は、集積回路30の本来の機能
を実現するように3個の信号端子IN1,IN2,OU
Tに内部接続された内部論理(アプリケーション・ロジ
ック)である。内部論理31と出力端子OUTとの間に
は、テスト制御信号TCTLがテストモードを指定する
場合(TCTL=1)にはハイ・インピーダンス出力を
保持し、かつテスト制御信号TCTLが非テストモード
を指定する場合(TCTL=0)には内部論理31から
出力端子OUTへ信号を伝達するためのトライステート
バッファ32が介在している。なお、図4の例では説明
の便宜を考慮して信号端子の数を3としているが、この
数に限定されるものではない。
例を示している。図4の集積回路30は、第1及び第2
の入力端子IN1,IN2と、1個の出力端子OUT
と、4個のテスト端子TDI,TDO,TCTL,TC
LKとを備えている。この集積回路30がPCボード上
に実装されるとき、3個の信号端子IN1,IN2,O
UTは各々PCボード上の対応する配線に半田付けによ
って電気接続される。図4中のCは、各配線が持つ浮遊
容量を示している。31は、集積回路30の本来の機能
を実現するように3個の信号端子IN1,IN2,OU
Tに内部接続された内部論理(アプリケーション・ロジ
ック)である。内部論理31と出力端子OUTとの間に
は、テスト制御信号TCTLがテストモードを指定する
場合(TCTL=1)にはハイ・インピーダンス出力を
保持し、かつテスト制御信号TCTLが非テストモード
を指定する場合(TCTL=0)には内部論理31から
出力端子OUTへ信号を伝達するためのトライステート
バッファ32が介在している。なお、図4の例では説明
の便宜を考慮して信号端子の数を3としているが、この
数に限定されるものではない。
【0022】図4の集積回路30に内蔵されたテスト回
路は、第1のイクスクルーシブORゲート41と、遅延
回路42と、第1のセレクタ42と、第2、第3及び第
4のセレクタ44a,44b,44cと、第5、第6及
び第7のセレクタ45a,45b,45cと、第1、第
2及び第3のDフリップフロップ46a,46b,46
cと、第1、第2及び第3のトライステートバッファ4
7a,47b,47cと、第2、第3及び第4のイクス
クルーシブORゲート48a,48b,48cとを備え
ている。
路は、第1のイクスクルーシブORゲート41と、遅延
回路42と、第1のセレクタ42と、第2、第3及び第
4のセレクタ44a,44b,44cと、第5、第6及
び第7のセレクタ45a,45b,45cと、第1、第
2及び第3のDフリップフロップ46a,46b,46
cと、第1、第2及び第3のトライステートバッファ4
7a,47b,47cと、第2、第3及び第4のイクス
クルーシブORゲート48a,48b,48cとを備え
ている。
【0023】遅延回路42は、外部から供給されたテス
トクロック信号TCLKを一定時間ΔTだけ遅延させる
ための回路である。第1のイクスクルーシブORゲート
41は、テストクロック信号TCLKと遅延回路42の
出力信号との排他的論理和信号を内部クロック信号XO
Rとして供給するものである。第1のセレクタ43は、
テスト制御信号TCTLがテストモードを指定する場合
(TCTL=1)には第1のイクスクルーシブORゲー
ト41から供給された内部クロック信号XORを、テス
ト制御信号TCTLが非テストモードを指定する場合
(TCTL=0)には外部から供給されたテストクロッ
ク信号TCLKをそれぞれ3個のDフリップフロップ4
6a,46b,46cへ供給するものである。
トクロック信号TCLKを一定時間ΔTだけ遅延させる
ための回路である。第1のイクスクルーシブORゲート
41は、テストクロック信号TCLKと遅延回路42の
出力信号との排他的論理和信号を内部クロック信号XO
Rとして供給するものである。第1のセレクタ43は、
テスト制御信号TCTLがテストモードを指定する場合
(TCTL=1)には第1のイクスクルーシブORゲー
ト41から供給された内部クロック信号XORを、テス
ト制御信号TCTLが非テストモードを指定する場合
(TCTL=0)には外部から供給されたテストクロッ
ク信号TCLKをそれぞれ3個のDフリップフロップ4
6a,46b,46cへ供給するものである。
【0024】第2のセレクタ44aは、テストクロック
信号TCLKの論理値が0である場合には第1のDフリ
ップフロップ46aの反転出力信号を自己生成されたテ
ストデータ信号として選択し、テストクロック信号TC
LKの論理値が1である場合には第2のイクスクルーシ
ブORゲート48aから供給された論理信号XORaを
選択するものである。第5のセレクタ45aは、テスト
制御信号TCTLがテストモードを指定する場合(TC
TL=1)には第2のセレクタ44aにより選択された
信号を、テスト制御信号TCTLが非テストモードを指
定する場合(TCTL=0)には第2のDフリップフロ
ップ46bの非反転出力信号をそれぞれ第1のDフリッ
プフロップ46aへデータ信号として供給するものであ
る。第1のDフリップフロップ46aは、第5のセレク
タ45aから供給されたデータ信号を第1のセレクタ4
3から供給されたクロック信号の立ち上がり遷移に同期
してラッチし、かつ該ラッチした信号を第1のトライス
テートバッファ47aへ供給するものである。第1のD
フリップフロップ46aの非反転出力は、テスト結果出
力端子TDOに接続されている。
信号TCLKの論理値が0である場合には第1のDフリ
ップフロップ46aの反転出力信号を自己生成されたテ
ストデータ信号として選択し、テストクロック信号TC
LKの論理値が1である場合には第2のイクスクルーシ
ブORゲート48aから供給された論理信号XORaを
選択するものである。第5のセレクタ45aは、テスト
制御信号TCTLがテストモードを指定する場合(TC
TL=1)には第2のセレクタ44aにより選択された
信号を、テスト制御信号TCTLが非テストモードを指
定する場合(TCTL=0)には第2のDフリップフロ
ップ46bの非反転出力信号をそれぞれ第1のDフリッ
プフロップ46aへデータ信号として供給するものであ
る。第1のDフリップフロップ46aは、第5のセレク
タ45aから供給されたデータ信号を第1のセレクタ4
3から供給されたクロック信号の立ち上がり遷移に同期
してラッチし、かつ該ラッチした信号を第1のトライス
テートバッファ47aへ供給するものである。第1のD
フリップフロップ46aの非反転出力は、テスト結果出
力端子TDOに接続されている。
【0025】第3のセレクタ44bは、テストクロック
信号TCLKの論理値が0である場合には第2のDフリ
ップフロップ46bの反転出力信号を自己生成されたテ
ストデータ信号として選択し、テストクロック信号TC
LKの論理値が1である場合には第3のイクスクルーシ
ブORゲート48bから供給された論理信号XORbを
選択するものである。第6のセレクタ45bは、テスト
制御信号TCTLがテストモードを指定する場合(TC
TL=1)には第3のセレクタ44bにより選択された
信号を、テスト制御信号TCTLが非テストモードを指
定する場合(TCTL=0)には第3のDフリップフロ
ップ46cの非反転出力信号をそれぞれ第2のDフリッ
プフロップ46bへデータ信号として供給するものであ
る。第2のDフリップフロップ46bは、第6のセレク
タ45bから供給されたデータ信号を第1のセレクタ4
3から供給されたクロック信号の立ち上がり遷移に同期
してラッチし、かつ該ラッチした信号を第2のトライス
テートバッファ47bへ供給するものである。
信号TCLKの論理値が0である場合には第2のDフリ
ップフロップ46bの反転出力信号を自己生成されたテ
ストデータ信号として選択し、テストクロック信号TC
LKの論理値が1である場合には第3のイクスクルーシ
ブORゲート48bから供給された論理信号XORbを
選択するものである。第6のセレクタ45bは、テスト
制御信号TCTLがテストモードを指定する場合(TC
TL=1)には第3のセレクタ44bにより選択された
信号を、テスト制御信号TCTLが非テストモードを指
定する場合(TCTL=0)には第3のDフリップフロ
ップ46cの非反転出力信号をそれぞれ第2のDフリッ
プフロップ46bへデータ信号として供給するものであ
る。第2のDフリップフロップ46bは、第6のセレク
タ45bから供給されたデータ信号を第1のセレクタ4
3から供給されたクロック信号の立ち上がり遷移に同期
してラッチし、かつ該ラッチした信号を第2のトライス
テートバッファ47bへ供給するものである。
【0026】第4のセレクタ44cは、テストクロック
信号TCLKの論理値が0である場合には第3のDフリ
ップフロップ46cの反転出力信号を自己生成されたテ
ストデータ信号として選択し、テストクロック信号TC
LKの論理値が1である場合には第4のイクスクルーシ
ブORゲート48cから供給された論理信号XORcを
選択するものである。第7のセレクタ45cは、テスト
制御信号TCTLがテストモードを指定する場合(TC
TL=1)には第4のセレクタ44cにより選択された
信号を、テスト制御信号TCTLが非テストモードを指
定する場合(TCTL=0)には外部からテストデータ
入力端子TDIを介して供給された信号をそれぞれ第3
のDフリップフロップ46cへデータ信号として供給す
るものである。第3のDフリップフロップ46cは、第
7のセレクタ45cから供給されたデータ信号を第1の
セレクタ43から供給されたクロック信号の立ち上がり
遷移に同期してラッチし、かつ該ラッチした信号を第3
のトライステートバッファ47cへ供給するものであ
る。
信号TCLKの論理値が0である場合には第3のDフリ
ップフロップ46cの反転出力信号を自己生成されたテ
ストデータ信号として選択し、テストクロック信号TC
LKの論理値が1である場合には第4のイクスクルーシ
ブORゲート48cから供給された論理信号XORcを
選択するものである。第7のセレクタ45cは、テスト
制御信号TCTLがテストモードを指定する場合(TC
TL=1)には第4のセレクタ44cにより選択された
信号を、テスト制御信号TCTLが非テストモードを指
定する場合(TCTL=0)には外部からテストデータ
入力端子TDIを介して供給された信号をそれぞれ第3
のDフリップフロップ46cへデータ信号として供給す
るものである。第3のDフリップフロップ46cは、第
7のセレクタ45cから供給されたデータ信号を第1の
セレクタ43から供給されたクロック信号の立ち上がり
遷移に同期してラッチし、かつ該ラッチした信号を第3
のトライステートバッファ47cへ供給するものであ
る。
【0027】第1のトライステートバッファ47aは第
1の入力端子IN1へ信号DOaを、第2のトライステ
ートバッファ47bは第2の入力端子IN2へ信号DO
bを、第3のトライステートバッファ47cは出力端子
OUTへ信号DOcをそれぞれ出力するものである。テ
スト制御信号TCTLがテストモードを指定する場合
(TCTL=1)には、第1のトライステートバッファ
47aは第1の入力端子IN1を介して、第2のトライ
ステートバッファ47bは第2の入力端子IN2を介し
て、第3のトライステートバッファ47cは出力端子O
UTを介してそれぞれPCボード上の対応する配線が持
つ浮遊容量Cへ微小な充電電流を供給する。テスト制御
信号TCTLが非テストモードを指定する場合(TCT
L=0)には、3個のトライステートバッファ47a,
47b,47cがいずれもハイ・インピーダンス出力を
保持する。第2のイクスクルーシブORゲート48a
は、第1のトライステートバッファ47aの入力信号D
Iaの立ち上がり遷移時刻と、第1のトライステートバ
ッファ47aの出力信号DOaの立ち上がり遷移時刻と
の時間間隔を表わすパルス幅を有する論理信号XORa
を供給する。第3のイクスクルーシブORゲート48b
は、第2のトライステートバッファ47bの入力信号D
Ibの立ち上がり遷移時刻と、第2のトライステートバ
ッファ47bの出力信号DObの立ち上がり遷移時刻と
の時間間隔を表わすパルス幅を有する論理信号XORb
を供給する。第4のイクスクルーシブORゲート48c
は、第3のトライステートバッファ47cの入力信号D
Icの立ち上がり遷移時刻と、第3のトライステートバ
ッファ47cの出力信号DOcの立ち上がり遷移時刻と
の時間間隔を表わすパルス幅を有する論理信号XORc
を供給する。
1の入力端子IN1へ信号DOaを、第2のトライステ
ートバッファ47bは第2の入力端子IN2へ信号DO
bを、第3のトライステートバッファ47cは出力端子
OUTへ信号DOcをそれぞれ出力するものである。テ
スト制御信号TCTLがテストモードを指定する場合
(TCTL=1)には、第1のトライステートバッファ
47aは第1の入力端子IN1を介して、第2のトライ
ステートバッファ47bは第2の入力端子IN2を介し
て、第3のトライステートバッファ47cは出力端子O
UTを介してそれぞれPCボード上の対応する配線が持
つ浮遊容量Cへ微小な充電電流を供給する。テスト制御
信号TCTLが非テストモードを指定する場合(TCT
L=0)には、3個のトライステートバッファ47a,
47b,47cがいずれもハイ・インピーダンス出力を
保持する。第2のイクスクルーシブORゲート48a
は、第1のトライステートバッファ47aの入力信号D
Iaの立ち上がり遷移時刻と、第1のトライステートバ
ッファ47aの出力信号DOaの立ち上がり遷移時刻と
の時間間隔を表わすパルス幅を有する論理信号XORa
を供給する。第3のイクスクルーシブORゲート48b
は、第2のトライステートバッファ47bの入力信号D
Ibの立ち上がり遷移時刻と、第2のトライステートバ
ッファ47bの出力信号DObの立ち上がり遷移時刻と
の時間間隔を表わすパルス幅を有する論理信号XORb
を供給する。第4のイクスクルーシブORゲート48c
は、第3のトライステートバッファ47cの入力信号D
Icの立ち上がり遷移時刻と、第3のトライステートバ
ッファ47cの出力信号DOcの立ち上がり遷移時刻と
の時間間隔を表わすパルス幅を有する論理信号XORc
を供給する。
【0028】図4の集積回路30によれば、3個のDフ
リップフロップ46a,46b,46cの各々へのテス
トデータ信号の付与と、該3個のDフリップフロップ4
6a,46b,46cの各々にラッチされたテスト結果
信号の観測とが、従来のBST技術と同様のスキャン動
作(TCTL=0)により達成される。詳細に説明する
と、テスト制御信号TCTLが非テストモードを指定す
る場合(TCTL=0)には、テストデータ入力端子T
DIから、第7のセレクタ45c、第3のDフリップフ
ロップ46c、第6のセレクタ45b、第2のDフリッ
プフロップ46b、第5のセレクタ45a及び第1のD
フリップフロップ46aを経てテスト結果出力端子TD
Oに至るスキャンパスが形成される。また、3個のDフ
リップフロップ46a,46b,46cの各々へ、外部
から供給されたテストクロック信号TCLKがデータシ
フトのためのクロック信号として与えられる。
リップフロップ46a,46b,46cの各々へのテス
トデータ信号の付与と、該3個のDフリップフロップ4
6a,46b,46cの各々にラッチされたテスト結果
信号の観測とが、従来のBST技術と同様のスキャン動
作(TCTL=0)により達成される。詳細に説明する
と、テスト制御信号TCTLが非テストモードを指定す
る場合(TCTL=0)には、テストデータ入力端子T
DIから、第7のセレクタ45c、第3のDフリップフ
ロップ46c、第6のセレクタ45b、第2のDフリッ
プフロップ46b、第5のセレクタ45a及び第1のD
フリップフロップ46aを経てテスト結果出力端子TD
Oに至るスキャンパスが形成される。また、3個のDフ
リップフロップ46a,46b,46cの各々へ、外部
から供給されたテストクロック信号TCLKがデータシ
フトのためのクロック信号として与えられる。
【0029】図5は、上記集積回路30のテスト動作
(TCTL=1)を示している。ここで、2個の入力端
子IN1,IN2は半田付け欠陥を有さず、出力端子O
UTはオープン不良の半田付け欠陥を有するものとす
る。また、3個のDフリップフロップ46a,46b,
46cの各々の非反転出力信号は、スキャン動作(TC
TL=0)により、いずれも論理値0に予め設定されて
いるものとする。したがって、テストクロック信号TC
LKの論理値が0である間は、3個のDフリップフロッ
プ46a,46b,46cの各々の反転出力信号が、各
々論理値1の自己生成されたテストデータ信号として、
該3個のDフリップフロップ46a,46b,46cの
各々に供給される。
(TCTL=1)を示している。ここで、2個の入力端
子IN1,IN2は半田付け欠陥を有さず、出力端子O
UTはオープン不良の半田付け欠陥を有するものとす
る。また、3個のDフリップフロップ46a,46b,
46cの各々の非反転出力信号は、スキャン動作(TC
TL=0)により、いずれも論理値0に予め設定されて
いるものとする。したがって、テストクロック信号TC
LKの論理値が0である間は、3個のDフリップフロッ
プ46a,46b,46cの各々の反転出力信号が、各
々論理値1の自己生成されたテストデータ信号として、
該3個のDフリップフロップ46a,46b,46cの
各々に供給される。
【0030】第1のイクスクルーシブORゲート41
と、遅延回路42とは、テストクロック信号TCLKか
ら内部クロック信号XORを生成する。生成された内部
クロック信号XORは、図5に示すとおり、テストクロ
ック信号TCLKの立ち上がり遷移時刻から始まる幅Δ
TのパルスP1と、テストクロック信号TCLKの立ち
下がり遷移時刻から始まる幅ΔTのパルスP2とを有す
るものである。
と、遅延回路42とは、テストクロック信号TCLKか
ら内部クロック信号XORを生成する。生成された内部
クロック信号XORは、図5に示すとおり、テストクロ
ック信号TCLKの立ち上がり遷移時刻から始まる幅Δ
TのパルスP1と、テストクロック信号TCLKの立ち
下がり遷移時刻から始まる幅ΔTのパルスP2とを有す
るものである。
【0031】時刻T1においてテストクロック信号TC
LKを立ち上げると、内部クロック信号XORのパルス
P1の立ち上がり遷移に同期して、3個のDフリップフ
ロップ46a,46b,46cの各々の非反転出力信号
が、いずれも論理値0から論理値1へ遷移する。つま
り、3個のトライステートバッファ47a,47b,4
7cの各々の入力信号DIa,DIb,DIcが、いず
れも立ち上がり遷移する。2個の入力端子IN1,IN
2は半田付け欠陥を有しないので、第1及び第2のトラ
イステートバッファ47a,47bは各々浮遊容量Cへ
微小な充電電流を供給する。第1のトライステートバッ
ファ47aにおける信号遅延時間は、バッファ固有のゲ
ート遅延時間Tgと、配線が持つ浮遊容量Cに依存した
配線遅延時間Twとの和となる。第2のトライステート
バッファ47bにおいても同様である。一方、出力端子
OUTはオープン不良の半田付け欠陥を有するので、第
3のトライステートバッファ47cは浮遊容量Cへの充
電電流の供給を行なわない。したがって、第3のトライ
ステートバッファ47cにおける信号遅延時間は、バッ
ファ固有のゲート遅延時間Tgと一致する。つまり、図
5に示すように、第3のトライステートバッファ47c
の出力信号DOcが立ち上がり遷移した後に、第1及び
第2のトライステートバッファ47a,47bの出力信
号DOa,DObが立ち上がり遷移することとなる。こ
の結果、第1及び第2のイクスクルーシブORゲート4
8a,48bから供給される論理信号XORa,XOR
bはパルス幅Tg+Twを有し、第3のイクスクルーシ
ブORゲート48cから供給される論理信号XORcは
パルス幅Tgを有する。
LKを立ち上げると、内部クロック信号XORのパルス
P1の立ち上がり遷移に同期して、3個のDフリップフ
ロップ46a,46b,46cの各々の非反転出力信号
が、いずれも論理値0から論理値1へ遷移する。つま
り、3個のトライステートバッファ47a,47b,4
7cの各々の入力信号DIa,DIb,DIcが、いず
れも立ち上がり遷移する。2個の入力端子IN1,IN
2は半田付け欠陥を有しないので、第1及び第2のトラ
イステートバッファ47a,47bは各々浮遊容量Cへ
微小な充電電流を供給する。第1のトライステートバッ
ファ47aにおける信号遅延時間は、バッファ固有のゲ
ート遅延時間Tgと、配線が持つ浮遊容量Cに依存した
配線遅延時間Twとの和となる。第2のトライステート
バッファ47bにおいても同様である。一方、出力端子
OUTはオープン不良の半田付け欠陥を有するので、第
3のトライステートバッファ47cは浮遊容量Cへの充
電電流の供給を行なわない。したがって、第3のトライ
ステートバッファ47cにおける信号遅延時間は、バッ
ファ固有のゲート遅延時間Tgと一致する。つまり、図
5に示すように、第3のトライステートバッファ47c
の出力信号DOcが立ち上がり遷移した後に、第1及び
第2のトライステートバッファ47a,47bの出力信
号DOa,DObが立ち上がり遷移することとなる。こ
の結果、第1及び第2のイクスクルーシブORゲート4
8a,48bから供給される論理信号XORa,XOR
bはパルス幅Tg+Twを有し、第3のイクスクルーシ
ブORゲート48cから供給される論理信号XORcは
パルス幅Tgを有する。
【0032】時刻T1から時間ΔT1だけ経過した時点
でテストクロック信号TCLKが立ち下げられると、内
部クロック信号XORのパルスP2の立ち上がり遷移に
同期して、3つの論理信号XORa,XORb,XOR
cがそれぞれDフリップフロップ46a,46b,46
cにラッチされる。ここに、Tg<ΔT1<Tg+Tw
である。したがって、信号DIaが「オープン不良な
し」を示す論理値1に、信号DIbが「オープン不良な
し」を示す論理値1に、信号DIcが「オープン不良あ
り」を示す論理値0になる。これらの信号DIa,DI
b,DIcは、スキャン動作(TCTL=0)により、
テスト結果出力端子TDOを介して観測される。なお、
図5に示すように、時刻T2においてテストクロック信
号TCLKを再度立ち上げ、更に時間ΔT2だけ経過し
た時点でテストクロック信号TCLKを立ち下げると、
信号DIa,DIb,DIcの各々の論理値は全て0に
戻る。ここに、Tg+Tw<ΔT2である。
でテストクロック信号TCLKが立ち下げられると、内
部クロック信号XORのパルスP2の立ち上がり遷移に
同期して、3つの論理信号XORa,XORb,XOR
cがそれぞれDフリップフロップ46a,46b,46
cにラッチされる。ここに、Tg<ΔT1<Tg+Tw
である。したがって、信号DIaが「オープン不良な
し」を示す論理値1に、信号DIbが「オープン不良な
し」を示す論理値1に、信号DIcが「オープン不良あ
り」を示す論理値0になる。これらの信号DIa,DI
b,DIcは、スキャン動作(TCTL=0)により、
テスト結果出力端子TDOを介して観測される。なお、
図5に示すように、時刻T2においてテストクロック信
号TCLKを再度立ち上げ、更に時間ΔT2だけ経過し
た時点でテストクロック信号TCLKを立ち下げると、
信号DIa,DIb,DIcの各々の論理値は全て0に
戻る。ここに、Tg+Tw<ΔT2である。
【0033】以上のとおり、図4の集積回路30によれ
ば、該集積回路30に内蔵されたテスト回路のみで、3
個の信号端子IN1,IN2,OUTのうちのオープン
不良を有する信号端子を特定できる。したがって、オー
プン不良箇所の修理を容易に行なえる利点がある。しか
も、3個のDフリップフロップ46a,46b,46c
の各々が、テストデータ信号の入力のための入力フリッ
プフロップの機能と、テスト結果信号の出力のための出
力フリップフロップの機能とを兼備しているので、テス
ト回路の規模が小さくなっている。また、テストデータ
信号をラッチするためのパルスP1と、テスト結果信号
をラッチするためのパルスP2とを有する内部クロック
信号XORを第1のイクスクルーシブORゲート41と
遅延回路42とで生成することとしたので、外部から1
つのテストクロック信号TCLKを供給するだけでよい
という利点が得られる。
ば、該集積回路30に内蔵されたテスト回路のみで、3
個の信号端子IN1,IN2,OUTのうちのオープン
不良を有する信号端子を特定できる。したがって、オー
プン不良箇所の修理を容易に行なえる利点がある。しか
も、3個のDフリップフロップ46a,46b,46c
の各々が、テストデータ信号の入力のための入力フリッ
プフロップの機能と、テスト結果信号の出力のための出
力フリップフロップの機能とを兼備しているので、テス
ト回路の規模が小さくなっている。また、テストデータ
信号をラッチするためのパルスP1と、テスト結果信号
をラッチするためのパルスP2とを有する内部クロック
信号XORを第1のイクスクルーシブORゲート41と
遅延回路42とで生成することとしたので、外部から1
つのテストクロック信号TCLKを供給するだけでよい
という利点が得られる。
【0034】なお、図1及び図4の例ではテストデータ
信号の付与とテスト結果信号の観測とを従来のBST技
術と同様のスキャン動作により達成することとしたが、
これに限定されるものではない。また、本発明は、ディ
ジタル集積回路に限らず、アナログ集積回路にも適用可
能である。
信号の付与とテスト結果信号の観測とを従来のBST技
術と同様のスキャン動作により達成することとしたが、
これに限定されるものではない。また、本発明は、ディ
ジタル集積回路に限らず、アナログ集積回路にも適用可
能である。
【0035】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、PCボード上において集積回路の信号端子が印刷配
線に正常に電気接続されているときと、電気接続されて
いないときとの負荷容量の差から、該信号端子のオープ
ン不良を検知することとしたので、該集積回路がPCボ
ード上でどのような素子に接続されるかに関わりなくオ
ープン不良を検知できる。したがって、PCボード全体
における半田付け欠陥の高い検出率を達成できる効果が
得られる。
ば、PCボード上において集積回路の信号端子が印刷配
線に正常に電気接続されているときと、電気接続されて
いないときとの負荷容量の差から、該信号端子のオープ
ン不良を検知することとしたので、該集積回路がPCボ
ード上でどのような素子に接続されるかに関わりなくオ
ープン不良を検知できる。したがって、PCボード全体
における半田付け欠陥の高い検出率を達成できる効果が
得られる。
【図1】本発明に係る集積回路の構成例を示す回路図で
ある。
ある。
【図2】図1の集積回路のテスト動作を示すタイミング
チャート図である。
チャート図である。
【図3】各々図1中の構成を拡張したテスト回路を内蔵
した4個の集積回路を含む複数の回路要素を実装したP
Cボードの例を示すブロック図である。
した4個の集積回路を含む複数の回路要素を実装したP
Cボードの例を示すブロック図である。
【図4】本発明に係る集積回路の他の構成例を示す回路
図である。
図である。
【図5】図4の集積回路のテスト動作を示すタイミング
チャート図である。
チャート図である。
5 PCボード(印刷回路基板) 10 集積回路 10a,10b,10c,10d 集積回路 11 内部論理(内部回路手段) 12 トライステートバッファ 21 Dフリップフロップ(入力フリップフロップ) 22a,22b,22c トライステートバッファ 23a,23b,23c イクスクルーシブORゲート
(論理ゲート) 24 ANDゲート 25 セレクタ 26 Dフリップフロップ(出力フロップフロップ) 30 集積回路 31 内部論理(内部回路手段) 32 トライステートバッファ 41 イクスクルーシブORゲート 42 遅延回路 43 セレクタ 44a,44b,44c セレクタ 45a,45b,45c セレクタ 46a,46b,46c Dフリップフロップ(入力フ
リップフロップ,出力フリップフロップ) 47a,47b,47c トライステートバッファ 48a,48b,48c イクスクルーシブORゲート
(論理ゲート) AND 論理積信号 C PCボードの配線が持つ浮遊容量 DI トライステートバッファの入力信号 DIa,DIb,DIc トライステートバッファの入
力信号 DOa,DOb,DOc トライステートバッファの出
力信号 IN1,IN2 入力端子(信号端子) OUT 出力端子(信号端子) TCK1,TCK2 テストクロック信号 TCLK テストクロック信号 TCTL テスト制御信号 TDI テストデータ信号 TDO テスト結果信号 XOR 内部クロック信号 XORa,XORb,XORc 論理信号
(論理ゲート) 24 ANDゲート 25 セレクタ 26 Dフリップフロップ(出力フロップフロップ) 30 集積回路 31 内部論理(内部回路手段) 32 トライステートバッファ 41 イクスクルーシブORゲート 42 遅延回路 43 セレクタ 44a,44b,44c セレクタ 45a,45b,45c セレクタ 46a,46b,46c Dフリップフロップ(入力フ
リップフロップ,出力フリップフロップ) 47a,47b,47c トライステートバッファ 48a,48b,48c イクスクルーシブORゲート
(論理ゲート) AND 論理積信号 C PCボードの配線が持つ浮遊容量 DI トライステートバッファの入力信号 DIa,DIb,DIc トライステートバッファの入
力信号 DOa,DOb,DOc トライステートバッファの出
力信号 IN1,IN2 入力端子(信号端子) OUT 出力端子(信号端子) TCK1,TCK2 テストクロック信号 TCLK テストクロック信号 TCTL テスト制御信号 TDI テストデータ信号 TDO テスト結果信号 XOR 内部クロック信号 XORa,XORb,XORc 論理信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/822
Claims (18)
- 【請求項1】 印刷回路基板上に実装される集積回路で
あって、 前記印刷回路基板上の配線への電気接続のための複数の
信号端子と、 前記複数の信号端子の各々を介して、前記印刷回路基板
上の対応する配線が持つ浮遊容量をそれぞれ充電するた
めの第1の回路手段と、 前記第1の回路手段により充電される浮遊容量の差か
ら、前記複数の信号端子が前記印刷回路基板上の配線に
正常に電気接続されているかどうかを調べるための第2
の回路手段とを備えたことを特徴とする集積回路。 - 【請求項2】 請求項1記載の集積回路において、 前記第1の回路手段は、外部から供給されたテスト制御
信号がテストモードを指定する場合には各々前記複数の
信号端子のうちの対応する信号端子を介して前記印刷回
路基板上の対応する配線が持つ浮遊容量へ充電電流を供
給し、かつ前記テスト制御信号が非テストモードを指定
する場合には各々ハイ・インピーダンス出力を保持する
ための複数のトライステートバッファを備えたことを特
徴とする集積回路。 - 【請求項3】 請求項1記載の集積回路において、 前記集積回路の本来の機能を実現するように前記複数の
信号端子に内部接続された内部回路手段と、 前記内部回路手段と前記複数の信号端子のうちの出力端
子との間に介在し、外部から供給されたテスト制御信号
がテストモードを指定する場合にはハイ・インピーダン
ス出力を保持し、かつ前記テスト制御信号が非テストモ
ードを指定する場合には前記内部回路手段から前記出力
端子へ信号を伝達するためのトライステートバッファと
を更に備えたことを特徴とする集積回路。 - 【請求項4】 請求項1記載の集積回路において、 前記第2の回路手段は、前記浮遊容量の充電に要する時
間の差から、前記複数の信号端子のうちのいずれかの信
号端子におけるオープン不良の半田付け欠陥を検知する
ための手段を備えたことを特徴とする集積回路。 - 【請求項5】 請求項1記載の集積回路において、 前記第2の回路手段は、前記複数の信号端子の中にオー
プン不良の半田付け欠陥を有する信号端子が存在するか
どうかを示す信号を出力するための手段を備えたことを
特徴とする集積回路。 - 【請求項6】 請求項1記載の集積回路において、 前記第2の回路手段は、前記複数の信号端子のうちオー
プン不良の半田付け欠陥を有する信号端子を特定する信
号を出力するための手段を備えたことを特徴とする集積
回路。 - 【請求項7】 請求項2記載の集積回路において、 テストデータ信号をラッチし、かつ該ラッチしたテスト
データ信号を前記複数のトライステートバッファの各々
へ分配するための入力フリップフロップを更に備えたこ
とを特徴とする集積回路。 - 【請求項8】 請求項2記載の集積回路において、 各々テストデータ信号をラッチし、かつ各々該ラッチし
たテストデータ信号を前記複数のトライステートバッフ
ァのうちの対応するトライステートバッファへ供給する
ための複数の入力フリップフロップを更に備えたことを
特徴とする集積回路。 - 【請求項9】 請求項2記載の集積回路において、 前記第2の回路手段は、各々前記複数のトライステート
バッファのうちの対応するトライステートバッファの入
力遷移時刻と、該トライステートバッファの出力遷移時
刻との時間間隔を表わすパルス幅を有する論理信号を供
給するための複数の論理ゲートを備えたことを特徴とす
る集積回路。 - 【請求項10】 請求項9記載の集積回路において、 前記第2の回路手段は、 前記複数の論理ゲートの各々から供給された論理信号の
論理積信号を供給するためのANDゲートと、 前記ANDゲートから供給された論理積信号をラッチ
し、かつ該ラッチした論理積信号を外部へ出力するため
の出力フリップフロップとを更に備えたことを特徴とす
る集積回路。 - 【請求項11】 請求項9記載の集積回路において、 前記第2の回路手段は、各々前記複数の論理ゲートのう
ちの対応する論理ゲートから供給された論理信号をラッ
チし、かつ各々該ラッチした論理信号を外部へ出力する
ための複数の出力フリップフロップを更に備えたことを
特徴とする集積回路。 - 【請求項12】 印刷回路基板上に実装される集積回路
であって、 前記印刷回路基板上の配線への電気接続のための複数の
信号端子と、 外部から供給されたテスト制御信号がテストモードを指
定する場合には各々前記複数の信号端子のうちの対応す
る信号端子を介して前記印刷回路基板上の対応する配線
が持つ浮遊容量へ充電電流を供給し、かつ前記テスト制
御信号が非テストモードを指定する場合には各々ハイ・
インピーダンス出力を保持するための複数のトライステ
ートバッファと、 テストデータ信号を第1のテストクロック信号に同期し
てラッチし、かつ該ラッチしたテストデータ信号を前記
複数のトライステートバッファの各々へ分配するための
入力フリップフロップと、 各々前記複数のトライステートバッファのうちの対応す
るトライステートバッファの入力遷移時刻と、該トライ
ステートバッファの出力遷移時刻との時間間隔を表わす
パルス幅を有する論理信号を供給するための複数の論理
ゲートと、 前記複数の論理ゲートの各々から供給された論理信号の
論理積信号を供給するためのANDゲートと、 前記ANDゲートから供給された論理積信号を第2のテ
ストクロック信号に同期してラッチし、かつ該ラッチし
た論理積信号を外部へ出力するための出力フリップフロ
ップとを備えたことを特徴とする集積回路。 - 【請求項13】 請求項12記載の集積回路において、 前記集積回路の本来の機能を実現するように前記複数の
信号端子に内部接続された内部回路手段と、 前記内部回路手段と前記複数の信号端子のうちの出力端
子との間に介在し、前記テスト制御信号がテストモード
を指定する場合にはハイ・インピーダンス出力を保持
し、かつ前記テスト制御信号が非テストモードを指定す
る場合には前記内部回路手段から前記出力端子へ信号を
伝達するためのトライステートバッファとを更に備えた
ことを特徴とする集積回路。 - 【請求項14】 請求項12記載の集積回路において、 前記テスト制御信号が非テストモードを指定する場合に
は前記入力フリップフロップと前記出力フリップフロッ
プとを互いにシリアルに接続するための回路手段を更に
備えたことを特徴とする集積回路。 - 【請求項15】 印刷回路基板上に実装される集積回路
であって、 前記印刷回路基板上の配線への電気接続のための複数の
信号端子と、 外部から供給されたテスト制御信号がテストモードを指
定する場合には各々前記複数の信号端子のうちの対応す
る信号端子を介して前記印刷回路基板上の対応する配線
が持つ浮遊容量へ充電電流を供給し、かつ前記テスト制
御信号が非テストモードを指定する場合には各々ハイ・
インピーダンス出力を保持するための複数のトライステ
ートバッファと、 各々前記複数のトライステートバッファのうちの対応す
るトライステートバッファの入力遷移時刻と、該トライ
ステートバッファの出力遷移時刻との時間間隔を表わす
パルス幅を有する論理信号を供給するための複数の論理
ゲートと、 外部から供給されたテストクロック信号を遅延させるた
めの遅延回路と、 前記テストクロック信号と前記遅延回路の出力信号との
排他的論理和信号を内部クロック信号として供給するた
めのイクスクルーシブORゲートと、 前記テストクロック信号の論理値に応じて、各々前記複
数の論理ゲートのうちの対応する論理ゲートから供給さ
れた論理信号と、自己生成されたテストデータ信号との
いずれかを選択するための複数のセレクタと、 各々前記複数のセレクタのうちの対応するセレクタによ
り選択された信号を前記イクスクルーシブORゲートか
ら供給された内部クロック信号に同期してラッチし、か
つ該ラッチした信号を前記複数のトライステートバッフ
ァのうちの対応するトライステートバッファへ供給する
ための複数のフリップフロップとを備えたことを特徴と
する集積回路。 - 【請求項16】 請求項15記載の集積回路において、 前記集積回路の本来の機能を実現するように前記複数の
信号端子に内部接続された内部回路手段と、 前記内部回路手段と前記複数の信号端子のうちの出力端
子との間に介在し、前記テスト制御信号がテストモード
を指定する場合にはハイ・インピーダンス出力を保持
し、かつ前記テスト制御信号が非テストモードを指定す
る場合には前記内部回路手段から前記出力端子へ信号を
伝達するためのトライステートバッファとを更に備えた
ことを特徴とする集積回路。 - 【請求項17】 請求項15記載の集積回路において、 前記複数のフリップフロップは、各々前記ラッチした信
号の反転信号を前記自己生成されたテストデータ信号と
して前記複数のセレクタのうちの対応するセレクタへ供
給する機能を更に備えたことを特徴とする集積回路。 - 【請求項18】 請求項15記載の集積回路において、 前記テスト制御信号が非テストモードを指定する場合に
は前記複数のフリップフロップを互いにシリアルに接続
するための回路手段を更に備えたことを特徴とする集積
回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08615996A JP3544427B2 (ja) | 1995-05-09 | 1996-04-09 | テスト回路を内蔵した集積回路 |
TW85104382A TW296436B (ja) | 1996-04-09 | 1996-04-12 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7-110432 | 1995-05-09 | ||
JP11043295 | 1995-05-09 | ||
JP08615996A JP3544427B2 (ja) | 1995-05-09 | 1996-04-09 | テスト回路を内蔵した集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0926463A true JPH0926463A (ja) | 1997-01-28 |
JP3544427B2 JP3544427B2 (ja) | 2004-07-21 |
Family
ID=32852508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08615996A Expired - Fee Related JP3544427B2 (ja) | 1995-05-09 | 1996-04-09 | テスト回路を内蔵した集積回路 |
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---|---|
JP (1) | JP3544427B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001235513A (ja) * | 2000-02-21 | 2001-08-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びそのテスト方法 |
US6411115B2 (en) | 1998-03-02 | 2002-06-25 | Nec Corporation | Apparatus for testing a semiconductor and process for the same |
KR100851914B1 (ko) * | 2006-12-27 | 2008-08-12 | 주식회사 하이닉스반도체 | 반도체 장치 |
US7855570B2 (en) | 2006-12-27 | 2010-12-21 | Hynix Semiconductor Inc. | Semiconductor device for performing mount test in response to internal test mode signals |
-
1996
- 1996-04-09 JP JP08615996A patent/JP3544427B2/ja not_active Expired - Fee Related
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