JPS62162155A - 情報処理システム - Google Patents
情報処理システムInfo
- Publication number
- JPS62162155A JPS62162155A JP61002927A JP292786A JPS62162155A JP S62162155 A JPS62162155 A JP S62162155A JP 61002927 A JP61002927 A JP 61002927A JP 292786 A JP292786 A JP 292786A JP S62162155 A JPS62162155 A JP S62162155A
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- Japan
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- fault
- control device
- circuit
- peripheral control
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理システムに関する。
「従来の技術〕
従来の情報処理システムの一構成要素であるメモリアク
セス制御装置は複数の周辺制御装置から共通パス上に送
出されるアクセス要求に対して要求の優先順位を判断後
、受付処理を行い、主記憶装置に対してアクセス要求を
送り出し、この要求に対する主記憶装置からの応答を共
通バストに送出して複数の周辺制御装置と主記憶装置と
の間の主記憶アクセス処理を行っている。また周辺制御
装置側は、要求を共通バス上に出力後からメモリアクセ
ス制御装置からの終了信号を共通バス上から受け取るま
での間、監視タイマを作動させている。上記主記憶アク
セス処理中に、メモリアクセス制御装置に障害が発生し
た場合該障害を検出後、メモリアクセス制御装置は主記
憶アクセス処理を中止し、中央処理装置へ障害報告を行
うが、共通バスに接続される周辺制御装置への障害報告
は行なわれない情報処理システムを構成していた。
セス制御装置は複数の周辺制御装置から共通パス上に送
出されるアクセス要求に対して要求の優先順位を判断後
、受付処理を行い、主記憶装置に対してアクセス要求を
送り出し、この要求に対する主記憶装置からの応答を共
通バストに送出して複数の周辺制御装置と主記憶装置と
の間の主記憶アクセス処理を行っている。また周辺制御
装置側は、要求を共通バス上に出力後からメモリアクセ
ス制御装置からの終了信号を共通バス上から受け取るま
での間、監視タイマを作動させている。上記主記憶アク
セス処理中に、メモリアクセス制御装置に障害が発生し
た場合該障害を検出後、メモリアクセス制御装置は主記
憶アクセス処理を中止し、中央処理装置へ障害報告を行
うが、共通バスに接続される周辺制御装置への障害報告
は行なわれない情報処理システムを構成していた。
上述した従来の情報処理システムは、周辺制御装置から
の主記憶アクセス処理中にメモリアクセス制御装置に障
害が発生した場合、メモリアクセス制御装置は、主記憶
装置アクセス処理を中止して、中央処理装置へ障害を報
告しているが、共通バスに接続される周辺制御装置に障
害報告を行なっていないなめ、周辺制御装置内の監視タ
イマでタイムアウトを検出し、周辺制御装置も障害を発
生してしまうこととなる。また、システムの障害解析に
おいて二重障害となった場合、障害の解析を容易にでき
ないという問題点がある。
の主記憶アクセス処理中にメモリアクセス制御装置に障
害が発生した場合、メモリアクセス制御装置は、主記憶
装置アクセス処理を中止して、中央処理装置へ障害を報
告しているが、共通バスに接続される周辺制御装置に障
害報告を行なっていないなめ、周辺制御装置内の監視タ
イマでタイムアウトを検出し、周辺制御装置も障害を発
生してしまうこととなる。また、システムの障害解析に
おいて二重障害となった場合、障害の解析を容易にでき
ないという問題点がある。
本発明のシステムは、主記憶装置と、共通ハスに接続さ
れる複数の周辺制御装置と、前記周辺制御装置からの要
求を一括制御するメモリアクセス制御装置と、中央処理
装置とを含む情報処理システムにおいて、前記メモリア
クセス制御装置は、該装置を構成する各回路の障害を検
出する障害検出手段と、重犯検出された障害の内容を解
析し第１の障害報知信号を発生し前記周辺制御装置に報
告を要する障害のときにはさらに第２の障害報知信号を
発生する障害処理手段と、前記第１の障害報知信号の供
給に応答してクロック信号を停止する信号停止手段とを
含み、前記共通バスには前記第２の障害報知信号を前記
周辺制御装置に伝達する伝達手段を含み、前記複数の周
辺装置の各々には、前記共通バスにアクセス要求を出し
てから前記共通バスから応答を受け収るまでの時間を監
視し一定時間経過により警報を発し、また前記第２の障
害報知信号によりリセットされる時間監視手段を含み、
前記中央処理装置には前記第１の障害報知信号を受信す
る受信手段を含んで構成される。
れる複数の周辺制御装置と、前記周辺制御装置からの要
求を一括制御するメモリアクセス制御装置と、中央処理
装置とを含む情報処理システムにおいて、前記メモリア
クセス制御装置は、該装置を構成する各回路の障害を検
出する障害検出手段と、重犯検出された障害の内容を解
析し第１の障害報知信号を発生し前記周辺制御装置に報
告を要する障害のときにはさらに第２の障害報知信号を
発生する障害処理手段と、前記第１の障害報知信号の供
給に応答してクロック信号を停止する信号停止手段とを
含み、前記共通バスには前記第２の障害報知信号を前記
周辺制御装置に伝達する伝達手段を含み、前記複数の周
辺装置の各々には、前記共通バスにアクセス要求を出し
てから前記共通バスから応答を受け収るまでの時間を監
視し一定時間経過により警報を発し、また前記第２の障
害報知信号によりリセットされる時間監視手段を含み、
前記中央処理装置には前記第１の障害報知信号を受信す
る受信手段を含んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。参
照数字１０は主記憶装置、参照数字１１は中央処理装置
、参照数字１２はメモリアクセス制御装置、参照数字１
３はメモリアクセス制御装置１２の障害状態を示す信号
線（以下ＥＡＴＴと称す）、参照数字１４は周辺制御装
置１６〜１８との間の要求信号及び終了信号を送受する
コントロール線（以下ＣＮＴＬと称す）を示す。参照数
字１５は周辺制御装置１６〜１８からの要求に対するア
ドレス信号およびデータまたは主記憶装置１０から送ら
れるデータのバスを示すアドレスデータ線（以下ＡＤＲ
３−ＤＡＴＡと称す）である。
照数字１０は主記憶装置、参照数字１１は中央処理装置
、参照数字１２はメモリアクセス制御装置、参照数字１
３はメモリアクセス制御装置１２の障害状態を示す信号
線（以下ＥＡＴＴと称す）、参照数字１４は周辺制御装
置１６〜１８との間の要求信号及び終了信号を送受する
コントロール線（以下ＣＮＴＬと称す）を示す。参照数
字１５は周辺制御装置１６〜１８からの要求に対するア
ドレス信号およびデータまたは主記憶装置１０から送ら
れるデータのバスを示すアドレスデータ線（以下ＡＤＲ
３−ＤＡＴＡと称す）である。
バス制御回路２０は複数の周辺制御装置１６〜１８から
の要求の優先制御を行い優先された周辺制御装置にバス
の使用権を与え、ＡＤＲ３−ＤＡＴＡ線】５の要求の詳
細を受付する受付回路と、共通バスへ主記憶装置１０か
らの応答をバスに出力する応答回路からなる。処理回路
２１は、メモリアクセス制御装置１２内のバス制御回路
２０と、主記憶装置１０へのアクセス要求、主記憶装置
］０からの応答の制御を行うＭＥＭ制御回路２２との間
のデータの保持回路及び該保持回路のコントロール回路
とからなる。参照数字３０〜３２はバス制御回路２０、
処理回路２１、ＭＥＭ制御回路２２のそれぞれの障害検
出回路を示す。ゲート回’ｄ＠４０は障害検出回路３０
〜３２の出力信号の論理和をとる回路、参照数字４１は
検出された障害内容を解析し、解析内容が共通バスに接
続されている周辺制御装置１６〜１８に報告すべきか判
断する回路である６参照数字４２はメモリアクセス制御
装置１２のクロック制御回路で、第１の障害報告１０２
により該装置のクロックを止める機能を持つ。参照数字
５０〜５２は周辺制御装置１６〜１８内に持っており、
バス上に主記憶アクセス要求を出力してから、主記憶装
置１０からの応答をバス上から受け取るまでの間の時間
を監視する監視タイマを示す。
の要求の優先制御を行い優先された周辺制御装置にバス
の使用権を与え、ＡＤＲ３−ＤＡＴＡ線】５の要求の詳
細を受付する受付回路と、共通バスへ主記憶装置１０か
らの応答をバスに出力する応答回路からなる。処理回路
２１は、メモリアクセス制御装置１２内のバス制御回路
２０と、主記憶装置１０へのアクセス要求、主記憶装置
］０からの応答の制御を行うＭＥＭ制御回路２２との間
のデータの保持回路及び該保持回路のコントロール回路
とからなる。参照数字３０〜３２はバス制御回路２０、
処理回路２１、ＭＥＭ制御回路２２のそれぞれの障害検
出回路を示す。ゲート回’ｄ＠４０は障害検出回路３０
〜３２の出力信号の論理和をとる回路、参照数字４１は
検出された障害内容を解析し、解析内容が共通バスに接
続されている周辺制御装置１６〜１８に報告すべきか判
断する回路である６参照数字４２はメモリアクセス制御
装置１２のクロック制御回路で、第１の障害報告１０２
により該装置のクロックを止める機能を持つ。参照数字
５０〜５２は周辺制御装置１６〜１８内に持っており、
バス上に主記憶アクセス要求を出力してから、主記憶装
置１０からの応答をバス上から受け取るまでの間の時間
を監視する監視タイマを示す。
次に、実施例の動作を説明する。
複数の周辺制御装置１６〜１８からの要求が、共通バス
上のＣＮＴＬ１４へ出されると、バス制御回路２０で優
先制御を行ったあと、バスの使用権を優先された周辺制
御装置に与え、アドレス。
上のＣＮＴＬ１４へ出されると、バス制御回路２０で優
先制御を行ったあと、バスの使用権を優先された周辺制
御装置に与え、アドレス。
データ等の詳細内容をＡＤＲＳ −ＤＡＴＡｌ ５より
受けとる。この時に優先された周辺制御装置は監視タイ
マをセットする。バス制御回路２０で受付された要求は
処理回路２１へ送られ、ＭＥＭ制御回路２２がビジー状
態の場合は要求を保持し、レゾ−状態になった時に、Ｍ
ＥＭ制御回路２２へ転送される。ＭＥＭ制御回路２２へ
転送された要求は主記憶装置１０への要求に見合うよう
に変換される。要求に対する主記憶装置１０からの応答
をＭＥＭ制御回路２２で受付けし、リードデータ及びス
テータス等の情報を受け取る。該応答は処理回路２１に
転送され、バス制御回路２０の状態がレゾ−状態のとき
にバス制御回路２０へ送られる。バス制御回路２０はＡ
ＤＲＳ −ＤＡＴＡ １５がレゾ−状態になった時に、
データを出力すると供にＣＮＴＬ１４へ終了信号を出力
する。上述の要求を受け付けられて監視タイマをセット
していた周辺制御装置はＣＮＴＬ１４上の終了信号を受
信後、監視タイマをリセットする。
受けとる。この時に優先された周辺制御装置は監視タイ
マをセットする。バス制御回路２０で受付された要求は
処理回路２１へ送られ、ＭＥＭ制御回路２２がビジー状
態の場合は要求を保持し、レゾ−状態になった時に、Ｍ
ＥＭ制御回路２２へ転送される。ＭＥＭ制御回路２２へ
転送された要求は主記憶装置１０への要求に見合うよう
に変換される。要求に対する主記憶装置１０からの応答
をＭＥＭ制御回路２２で受付けし、リードデータ及びス
テータス等の情報を受け取る。該応答は処理回路２１に
転送され、バス制御回路２０の状態がレゾ−状態のとき
にバス制御回路２０へ送られる。バス制御回路２０はＡ
ＤＲＳ −ＤＡＴＡ １５がレゾ−状態になった時に、
データを出力すると供にＣＮＴＬ１４へ終了信号を出力
する。上述の要求を受け付けられて監視タイマをセット
していた周辺制御装置はＣＮＴＬ１４上の終了信号を受
信後、監視タイマをリセットする。
上記のシーケンスの中でバス制御回路２０、処理回路２
１、ＭＥＭ制御回路２２で障害検出回路３０〜３２はデ
ータのパリティチェック及びコントロール動作のチェッ
クを行ない、障害検出時、直ちにゲート回路４０を通し
て障害処理回路４１へ報告される。障害処理回路４１は
障害の内容を解析し、Ｗａ集後その障害を周辺制御装置
１５〜１７へ報告すべきか判断する。報告すべき場合は
ＣＮＴＬ１４上のバス制御回路２０から出力される終了
信号と供にＥＡＴＴ１３へ第２の障害報告１０１を出し
周辺制御装置へ障害の報告を行い、その後筒１の障害報
告１０２により、中央処理装置１１へも報告を行うとと
もに、クロ・ツク制御回路４２ヘクロツクスト・ツブ指
示を行なう。クロック制御回路４２は該指示によりメモ
リアクセス制御装置１２のクロックを止める。Ｌ記障害
処理を行うことにより、共通バスに接続されている周辺
制御装置、１６〜１８は、メモリアクセス制御装置１２
が障害の為クロックストップ状態になる前に、メモリア
クセス制御装置１１の障害を知り、監視タイマのリセ・
ソトを行う。
１、ＭＥＭ制御回路２２で障害検出回路３０〜３２はデ
ータのパリティチェック及びコントロール動作のチェッ
クを行ない、障害検出時、直ちにゲート回路４０を通し
て障害処理回路４１へ報告される。障害処理回路４１は
障害の内容を解析し、Ｗａ集後その障害を周辺制御装置
１５〜１７へ報告すべきか判断する。報告すべき場合は
ＣＮＴＬ１４上のバス制御回路２０から出力される終了
信号と供にＥＡＴＴ１３へ第２の障害報告１０１を出し
周辺制御装置へ障害の報告を行い、その後筒１の障害報
告１０２により、中央処理装置１１へも報告を行うとと
もに、クロ・ツク制御回路４２ヘクロツクスト・ツブ指
示を行なう。クロック制御回路４２は該指示によりメモ
リアクセス制御装置１２のクロックを止める。Ｌ記障害
処理を行うことにより、共通バスに接続されている周辺
制御装置、１６〜１８は、メモリアクセス制御装置１２
が障害の為クロックストップ状態になる前に、メモリア
クセス制御装置１１の障害を知り、監視タイマのリセ・
ソトを行う。
〔発明の効果゛ｊ
以上説明したように、本発明には障害検出回路で障害検
出時、障害処理回路でその障害を周辺制御装置に対して
報告すべきかを判断し、報告すべき場合は共通バス上の
Ｅ Ａ ＴＴを活性化することにより周辺制御装置にメ
モリアクセス制御装置の障害を知らしめ、周辺制御装置
でセットしていた監視タイマをリセ・ソトでき、要求に
対する応答待ちのタイムアウト等の二重障害を防ぎ、障
害の解析を容易化できるという効果がある。
出時、障害処理回路でその障害を周辺制御装置に対して
報告すべきかを判断し、報告すべき場合は共通バス上の
Ｅ Ａ ＴＴを活性化することにより周辺制御装置にメ
モリアクセス制御装置の障害を知らしめ、周辺制御装置
でセットしていた監視タイマをリセ・ソトでき、要求に
対する応答待ちのタイムアウト等の二重障害を防ぎ、障
害の解析を容易化できるという効果がある。
第１図は本発明の一実施例を示すブロック図である。
１０・・・主記憶装置、１１・・・中央処理装置、１２
・・・メモリアクセス制御装置、１３・・・ＥＡＴＴ、
１４・・・ＣＮＴＬ、１５・・・ＡＤＲＳ −ＤＡＴＡ
、１６〜１８・・・周辺制御装置、２０・・・バス制御
回路、２１・・・処理回路、２２・・・ＭＥＭ制御回路
、３０〜３２・・・障害検出回路、４０・・・ゲート回
路、４１・・・障害処理回路、４２・・・クロック制御
回路、５０〜５２・・・監視タイマ。
・・・メモリアクセス制御装置、１３・・・ＥＡＴＴ、
１４・・・ＣＮＴＬ、１５・・・ＡＤＲＳ −ＤＡＴＡ
、１６〜１８・・・周辺制御装置、２０・・・バス制御
回路、２１・・・処理回路、２２・・・ＭＥＭ制御回路
、３０〜３２・・・障害検出回路、４０・・・ゲート回
路、４１・・・障害処理回路、４２・・・クロック制御
回路、５０〜５２・・・監視タイマ。
Claims (1)
- 【特許請求の範囲】 主記憶装置と、共通バスに接続される複数の周辺制御装
置と、前記周辺制御装置からの要求を一括制御するメモ
リアクセス制御装置と、中央処理装置とを含む情報処理
システムにおいて、 前記メモリアクセス制御装置は、該装置を構成する各回
路の障害を検出する障害検出手段と、前記検出された障
害の内容を解析し第１の障害報知信号を発生し前記周辺
制御装置に報告を要する障害のときにはさらに第２の障
害報知信号を発生する障害処理手段と、前記第１の障害
報知信号の供給に応答してクロック信号を停止する信号
停止手段とを含み、 前記共通バスには前記第２の障害報知信号を前記周辺制
御装置に伝達する伝達手段を含み、前記複数の周辺装置
の各々には、前記共通バスにアクセス要求を出してから
前記共通バスから応答を受け取るまでの時間を監視し一
定時間経過により警報を発し、また前記第２の障害報知
信号によりリセットされる時間監視手段を含み、 前記中央処理装置には前記第１の障害報知信号を受信す
る受信手段を含むことを特徴とする情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002927A JPS62162155A (ja) | 1986-01-10 | 1986-01-10 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002927A JPS62162155A (ja) | 1986-01-10 | 1986-01-10 | 情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62162155A true JPS62162155A (ja) | 1987-07-18 |
Family
ID=11542971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61002927A Pending JPS62162155A (ja) | 1986-01-10 | 1986-01-10 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62162155A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH031254A (ja) * | 1989-05-29 | 1991-01-07 | Fujitsu Ltd | センス情報報告方式 |
-
1986
- 1986-01-10 JP JP61002927A patent/JPS62162155A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH031254A (ja) * | 1989-05-29 | 1991-01-07 | Fujitsu Ltd | センス情報報告方式 |
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