JPS6128146B2 - - Google Patents
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- JPS6128146B2 JPS6128146B2 JP56207886A JP20788681A JPS6128146B2 JP S6128146 B2 JPS6128146 B2 JP S6128146B2 JP 56207886 A JP56207886 A JP 56207886A JP 20788681 A JP20788681 A JP 20788681A JP S6128146 B2 JPS6128146 B2 JP S6128146B2
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- 238000012544 monitoring process Methods 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 13
- 230000010365 information processing Effects 0.000 claims description 7
- 238000012546 transfer Methods 0.000 claims description 5
- 238000001514 detection method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 5
- 230000005856 abnormality Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
（） 発明の技術分野
本発明は複数の入出力装置を備えた情報処理装
置などにおいて、共通バスの占有制御動作上生じ
得る障害に対するチエツク方式に関する。
置などにおいて、共通バスの占有制御動作上生じ
得る障害に対するチエツク方式に関する。
（） 技術の背景
近年、情報処理装置はますます多数の入出力装
置を伴う傾向にある。これに伴い、頻繁にデータ
転送が行われるようになり、必然的にその動作の
制御は複雑になつてきている。というのは、この
ようなデータ転送には多くの場合ただ一つの母線
を時分割で共同利用するいわゆる共通バス方式が
行われるためである。
置を伴う傾向にある。これに伴い、頻繁にデータ
転送が行われるようになり、必然的にその動作の
制御は複雑になつてきている。というのは、この
ようなデータ転送には多くの場合ただ一つの母線
を時分割で共同利用するいわゆる共通バス方式が
行われるためである。
更に、この場合には、１台の入出力装置の動作
障害が他の多数の入出力装置およびプロセツサに
も影響を及ぼし得る。すなわち、１台の入出力装
置が共通バスを占有しきつた状態のままになるよ
うな障害が起り得るが、これに対しては仮りに強
制的にリセツトを行つたとしても同一の障害が再
び発生する可能性は大きく、結局情報処理装置全
体の処理の停滞を招来し兼ねない。
障害が他の多数の入出力装置およびプロセツサに
も影響を及ぼし得る。すなわち、１台の入出力装
置が共通バスを占有しきつた状態のままになるよ
うな障害が起り得るが、これに対しては仮りに強
制的にリセツトを行つたとしても同一の障害が再
び発生する可能性は大きく、結局情報処理装置全
体の処理の停滞を招来し兼ねない。
（） 従来技術と問題点
そこで、従来、かかる障害を早期に検出するた
め次のようなチエツク方式がとられている。
め次のようなチエツク方式がとられている。
第１は、共通バスの獲得要求発生後それが受入
れられることなく次の獲得要求が発生した場合に
エラーとして検出するものである。
れられることなく次の獲得要求が発生した場合に
エラーとして検出するものである。
第２は、共通バスの占有者（入出力装置）の切
換えが生じる周期を監視し、不当な長期間にわた
り占有状態の交替がない場合にエラーとして検出
するものである。
換えが生じる周期を監視し、不当な長期間にわた
り占有状態の交替がない場合にエラーとして検出
するものである。
しかしながら、第１のチエツク方式では自らの
障害のために共通バスの占有権の獲得が行われな
かつたのか、それとも他の入出力装置の障害のた
めに同獲得が阻害されたのかいずれとも判別する
ことができない。また、第２のチエツク方式も同
様である。従つて、これらの従来方法にあつて
は、障害を伴う入出力装置に対する修理、切離
し、新品との交換時の抜本的な障害復旧処置を迅
速に行うことが困難であるという欠点がある。
障害のために共通バスの占有権の獲得が行われな
かつたのか、それとも他の入出力装置の障害のた
めに同獲得が阻害されたのかいずれとも判別する
ことができない。また、第２のチエツク方式も同
様である。従つて、これらの従来方法にあつて
は、障害を伴う入出力装置に対する修理、切離
し、新品との交換時の抜本的な障害復旧処置を迅
速に行うことが困難であるという欠点がある。
（） 発明の目的
本発明は前記従来の欠点に鑑み、障害の所在を
明確にすることができる共通バスのチエツク方式
を提供することを目的とするものである。
明確にすることができる共通バスのチエツク方式
を提供することを目的とするものである。
（） 発明の構成
そして、この目的は本発明によれば、共通バス
と、この共通バスに対する占有権の獲得を要求す
ると共にこの要求が受入られた場合に前記共通バ
スを占有してデータ転送を行う複数のバスマスタ
とを含む情報処理装置の共通バス障害障害チエツ
ク方式において、 前記バスマスタ各々に各自が発生した前記獲得
要求の継続中および共通バスの占有中の少なくと
も一方の条件が成立する期間中計時動作を行う計
数手段と、この計数手段の出力により前記獲得要
求発生時点から共通バスの占有開始までの時間長
を監視する第１の監視手段と、前記計数手段の出
力により前記獲得要求発生時点から共通バスの占
有終了までの時間長を監視する第２の監視手段と
を設け、 前記バスマスタの各々からの第１および第２の
監視手段の出力を予め決定された前記バスマスタ
の一個に送出する構成し、 前記各々のバスマスタからの前記第１および第
２の監視手段の出力に基づいて規定時間以上バス
を占有したバスマスタの検出、前記獲得要求を発
生した後規定時間以内にバスの獲得を行うことが
出来なかつたバスマスタの検出、前記障害を起し
ているバスマスタの検出を行うようにしたことを
特徴とする共通バス障害チエツク方式によつて達
成される。
と、この共通バスに対する占有権の獲得を要求す
ると共にこの要求が受入られた場合に前記共通バ
スを占有してデータ転送を行う複数のバスマスタ
とを含む情報処理装置の共通バス障害障害チエツ
ク方式において、 前記バスマスタ各々に各自が発生した前記獲得
要求の継続中および共通バスの占有中の少なくと
も一方の条件が成立する期間中計時動作を行う計
数手段と、この計数手段の出力により前記獲得要
求発生時点から共通バスの占有開始までの時間長
を監視する第１の監視手段と、前記計数手段の出
力により前記獲得要求発生時点から共通バスの占
有終了までの時間長を監視する第２の監視手段と
を設け、 前記バスマスタの各々からの第１および第２の
監視手段の出力を予め決定された前記バスマスタ
の一個に送出する構成し、 前記各々のバスマスタからの前記第１および第
２の監視手段の出力に基づいて規定時間以上バス
を占有したバスマスタの検出、前記獲得要求を発
生した後規定時間以内にバスの獲得を行うことが
出来なかつたバスマスタの検出、前記障害を起し
ているバスマスタの検出を行うようにしたことを
特徴とする共通バス障害チエツク方式によつて達
成される。
（） 発明の実施例
以下本発明の実施例を図面に従つて詳細に説明
する。
する。
第１図は本発明に係るチエツク回路のうち各入
出力装置１台に対応して設けられる部分を例示し
た図、第２図は第１図に示す回路の動作タイミン
グチヤート、第３図は第１図に示す回路が適用さ
れた情報処理装置の１構成例を示す図である。
尚、信号および当該信号を転送する信号線には同
一符号を付している。
出力装置１台に対応して設けられる部分を例示し
た図、第２図は第１図に示す回路の動作タイミン
グチヤート、第３図は第１図に示す回路が適用さ
れた情報処理装置の１構成例を示す図である。
尚、信号および当該信号を転送する信号線には同
一符号を付している。
図面において、Ｃはカウンタ、CLOCKはこの
カウンタＣに入力されるクロツク信号およびその
信号線、＊BSRQは共通バスの占有権の獲得要求
を負論理で表示する（論理“Ｏ”のとき要求の存
在を表示する）バスリクエスト信号およびその信
号線、＊BSPRは共通バスの占有が確定したこと
を負論理で表示する（論理“Ｏ”のとき共通バス
の占有が確定したことを表示する）バスプライオ
リテイ信号およびその信号線、NA，G1，G2はナ
ンドゲート回路、I1，I2はインバータ回路、S1は
カウンタＣの出力をデコードＬ第１の規定時間
T1を検出する第１時間検出回路、S2は同じくカ
ウンタＣの出力をデコードＬ第２の規定時間T2
を検出する第２時間検出回路、L1，L2はナンド
ゲート回路G1，G2の出力を保持する機能をもつ
た第１、第２エラー検出保持回路、MPUはプロ
セツサ、Ｉ／ｏ＃１…Ｉ／ｏ＃ｎは入出力装置、
MEMはメモリ、BUSは共通バスである。
カウンタＣに入力されるクロツク信号およびその
信号線、＊BSRQは共通バスの占有権の獲得要求
を負論理で表示する（論理“Ｏ”のとき要求の存
在を表示する）バスリクエスト信号およびその信
号線、＊BSPRは共通バスの占有が確定したこと
を負論理で表示する（論理“Ｏ”のとき共通バス
の占有が確定したことを表示する）バスプライオ
リテイ信号およびその信号線、NA，G1，G2はナ
ンドゲート回路、I1，I2はインバータ回路、S1は
カウンタＣの出力をデコードＬ第１の規定時間
T1を検出する第１時間検出回路、S2は同じくカ
ウンタＣの出力をデコードＬ第２の規定時間T2
を検出する第２時間検出回路、L1，L2はナンド
ゲート回路G1，G2の出力を保持する機能をもつ
た第１、第２エラー検出保持回路、MPUはプロ
セツサ、Ｉ／ｏ＃１…Ｉ／ｏ＃ｎは入出力装置、
MEMはメモリ、BUSは共通バスである。
前記第２の規定時間T2は、例えば第３図に示
すような情報処理装置において、10単位時間（ｕ
秒程度）中に１単位時間未満のバス占有時間を１
回だけ与えられるように設計したとすれば、９台
の入出力装置と１台のプロセツサが共通バス
BUSを公平に使用できるようになるが、こうし
た場合における最悪条件下のバス占有の機会に応
じて定められる。すなわち、この例の場合最低９
単位時間待つて１単位時間のバス占有が可能であ
り、規定時間T2は両者の合計より少し長い時間
として10単位時間が与えられることによる。ま
た、優先順位を使つて制御する場合には、優先順
位の高い順により短い時間が与えられるようにし
てもよい。
すような情報処理装置において、10単位時間（ｕ
秒程度）中に１単位時間未満のバス占有時間を１
回だけ与えられるように設計したとすれば、９台
の入出力装置と１台のプロセツサが共通バス
BUSを公平に使用できるようになるが、こうし
た場合における最悪条件下のバス占有の機会に応
じて定められる。すなわち、この例の場合最低９
単位時間待つて１単位時間のバス占有が可能であ
り、規定時間T2は両者の合計より少し長い時間
として10単位時間が与えられることによる。ま
た、優先順位を使つて制御する場合には、優先順
位の高い順により短い時間が与えられるようにし
てもよい。
一方、前記第１の規定時間はこの第２の規定時
間から１回当りのバス占有時間を差き引いた値と
ほぼ等しく定められる。
間から１回当りのバス占有時間を差き引いた値と
ほぼ等しく定められる。
本チエツク方式を適用するに当つて、このよう
にバス占有の機会が最悪条件のもとでどの位待て
ばよいのか定められていること、およびバスの占
有時間の上限が定められている入出力装置を少な
くとも１台含まれていることが必要である。しか
し、例外的な、機器構成での動作中においてはチ
エツク結果を無効にするなど限定的な利用をする
ことも可能である。
にバス占有の機会が最悪条件のもとでどの位待て
ばよいのか定められていること、およびバスの占
有時間の上限が定められている入出力装置を少な
くとも１台含まれていることが必要である。しか
し、例外的な、機器構成での動作中においてはチ
エツク結果を無効にするなど限定的な利用をする
ことも可能である。
次に動作を具体的に説明する。まず、共通バス
の利用に先立つて、バスリクエスト信号＊BSRQ
が送出され、これによりカウンタＣはそのリセツ
ト入力がオフとなるので計数動作を開始する。こ
れは第２図の時刻t1における動作に対応する。次
にこのバスリクエスト信号＊BSRQが受付けられ
るとバスプライオリテイ信号＊BSPRが送出され
てくる。従つて、ナンドゲート回路G1は、バス
リクエスト＊BSRQの送出開始からバスプライオ
リテイ信号＊BSPRの送出までの期間とは逆に、
論理“０”がアンドゲートＡより加えられる。こ
のため、バスリクエスト＊BSRQの送出開始から
規定時間T1内にバスプライオリテイ信号＊BSPR
が到来してしまえば、もはや第１時間検出路S1の
出力はナンドゲートG1に遮断されエラー検出回
路L1に通知されることはない。
の利用に先立つて、バスリクエスト信号＊BSRQ
が送出され、これによりカウンタＣはそのリセツ
ト入力がオフとなるので計数動作を開始する。こ
れは第２図の時刻t1における動作に対応する。次
にこのバスリクエスト信号＊BSRQが受付けられ
るとバスプライオリテイ信号＊BSPRが送出され
てくる。従つて、ナンドゲート回路G1は、バス
リクエスト＊BSRQの送出開始からバスプライオ
リテイ信号＊BSPRの送出までの期間とは逆に、
論理“０”がアンドゲートＡより加えられる。こ
のため、バスリクエスト＊BSRQの送出開始から
規定時間T1内にバスプライオリテイ信号＊BSPR
が到来してしまえば、もはや第１時間検出路S1の
出力はナンドゲートG1に遮断されエラー検出回
路L1に通知されることはない。
これに対して、バスプライオリテイ信号＊
BSPRの到来が遅れ、第１の規定時間T1を超過し
た場合には、第２図破線で示すように、規定時間
T1を検出した第１時間検出回路S1のナンドゲー
トG1を経て第１エラー検出回路L1に通知され、
第１バスエラー信号＊BSER１を発生させる。バ
スプライオリテイ信号＊BSPRの到来が全くない
場合も同様である。
BSPRの到来が遅れ、第１の規定時間T1を超過し
た場合には、第２図破線で示すように、規定時間
T1を検出した第１時間検出回路S1のナンドゲー
トG1を経て第１エラー検出回路L1に通知され、
第１バスエラー信号＊BSER１を発生させる。バ
スプライオリテイ信号＊BSPRの到来が全くない
場合も同様である。
また、第２の時間検出回路S2の出力は、バスリ
クエスト信号＊BSRQ送出開始から規定時間T2経
過時において、バスプライオリテイー信号＊
BSQRが継続している場合に、ナンドゲートＧ２
を通して第２エラー検出回路L2に通知される。
すなわち、第２図においては、正常動作の場合実
線で示すように時刻t5でプライオリテイー信号＊
BSPRの反転信号BSPRが立下るが、異常動作の
場合にはこれが残るため破線で示すように第２規
定時間経過後、第２バスエラー信号＊BSER2が
送出されることになる。
クエスト信号＊BSRQ送出開始から規定時間T2経
過時において、バスプライオリテイー信号＊
BSQRが継続している場合に、ナンドゲートＧ２
を通して第２エラー検出回路L2に通知される。
すなわち、第２図においては、正常動作の場合実
線で示すように時刻t5でプライオリテイー信号＊
BSPRの反転信号BSPRが立下るが、異常動作の
場合にはこれが残るため破線で示すように第２規
定時間経過後、第２バスエラー信号＊BSER2が
送出されることになる。
こうして検出された第１、第２バスエラー信号
＊BSER１、＊BSER２は次のように障害の所在
を明確にするために使われる。すなわち、複数の
入出力装置Ｉ／ｏ＃１…Ｉ／ｏ＃ｎの各々に設け
られた第１図に示すチエツク回路から共通バス
BUSへその出力＊BSER１、＊BSER２がＩ／ｏ
アドレス指令信号に応じて選択的に送出され、ま
た同時に全ての入出力装置についての同出力＊
BSER１、＊BSER２の論理積（いずれかの信号
が“Ｏ”なら“Ｏ”を出力する）がプロセツサ
MPUに通知される。この結果、バスエラー信号
＊BSER１又は＊BSER２の少くとも１方の通知
を受けたプロセツサMPUは、共通バスBUSを介
して、順に入出力装置Ｉ／ｏ＃１…Ｉ／ｏ＃ｎを
アクセスし、通知されたバスエラー信号＊BSER
１、＊BSER２がどの入出力装置から発せられた
のかを検知する。
＊BSER１、＊BSER２は次のように障害の所在
を明確にするために使われる。すなわち、複数の
入出力装置Ｉ／ｏ＃１…Ｉ／ｏ＃ｎの各々に設け
られた第１図に示すチエツク回路から共通バス
BUSへその出力＊BSER１、＊BSER２がＩ／ｏ
アドレス指令信号に応じて選択的に送出され、ま
た同時に全ての入出力装置についての同出力＊
BSER１、＊BSER２の論理積（いずれかの信号
が“Ｏ”なら“Ｏ”を出力する）がプロセツサ
MPUに通知される。この結果、バスエラー信号
＊BSER１又は＊BSER２の少くとも１方の通知
を受けたプロセツサMPUは、共通バスBUSを介
して、順に入出力装置Ｉ／ｏ＃１…Ｉ／ｏ＃ｎを
アクセスし、通知されたバスエラー信号＊BSER
１、＊BSER２がどの入出力装置から発せられた
のかを検知する。
そして、次の２通りの場合に応じて障害の所在
をつきとめる。
をつきとめる。
(イ) バスエラー信号＊BSER１、＊BSER２が同
時に通知された場合。
時に通知された場合。
第２バスエラー信号＊BSER２を発生した入
出力装置が規定時間以上バスを占有したために
生ずる障害。
出力装置が規定時間以上バスを占有したために
生ずる障害。
(ロ) いずれか１つのバスエラー信号＊BSER１、
又は＊BSER２が通知された場合。
又は＊BSER２が通知された場合。
第１バスエラー信号＊BSER１を発生した入
出力装置内においてバス獲得制御回路に障害が
あるか、又は第２バスエラー信号＊BSER２を
発生した入出力装置内においてバス占有制御回
路に障害がある。
出力装置内においてバス獲得制御回路に障害が
あるか、又は第２バスエラー信号＊BSER２を
発生した入出力装置内においてバス占有制御回
路に障害がある。
（） 発明の効果
以上説明したように本発明によれば、共通バス
の異常の発生とその発生源の所在を容易に検知す
ることができる。
の異常の発生とその発生源の所在を容易に検知す
ることができる。
また、カウンタおよび時間監視回路を各入出力
装置毎に個別に設けているので、優先順位の違い
等により規定時間を個々に設定することができ、
綿密な異常監視をすることができる。更に、同一
のカウンタによつて２種の時間監視を行うので、
その回路構成が簡素なものとなつている。
装置毎に個別に設けているので、優先順位の違い
等により規定時間を個々に設定することができ、
綿密な異常監視をすることができる。更に、同一
のカウンタによつて２種の時間監視を行うので、
その回路構成が簡素なものとなつている。
第１図は本発明のチエツク方式を適用する上で
利用されるチエツク回路の一構成例を示す図、第
２図は第２図に示すチエツク回路の動作説明用タ
イミングチヤート、第３図は本発明のチエツク方
式が適用された情報処理装置の一構成例を示す図
である。 Ｃ……カウンタ、NA，G1，G2……ナンドゲー
ト回路、I1，I2……インバータ回路、Ａ……アン
ドゲート、S1……第１時間監視回路、S2……第２
時間監視回路、L1……第１エラー検出回路、L2
……第２エラー検出回路、＊BSQR……バスリク
エスト信号およびその信号線、＊BSPR……バス
プライオリテイ信号およびその信号線、＊BSER
１，＊BSER２……バスエラー信号およびその信
号線、MPU……プロセツサ、Ｉ／ｏ＃１〜Ｉ／
ｏ＃ｎ……入出力装置、BUS……共通バス、
MEM……メモリ。
利用されるチエツク回路の一構成例を示す図、第
２図は第２図に示すチエツク回路の動作説明用タ
イミングチヤート、第３図は本発明のチエツク方
式が適用された情報処理装置の一構成例を示す図
である。 Ｃ……カウンタ、NA，G1，G2……ナンドゲー
ト回路、I1，I2……インバータ回路、Ａ……アン
ドゲート、S1……第１時間監視回路、S2……第２
時間監視回路、L1……第１エラー検出回路、L2
……第２エラー検出回路、＊BSQR……バスリク
エスト信号およびその信号線、＊BSPR……バス
プライオリテイ信号およびその信号線、＊BSER
１，＊BSER２……バスエラー信号およびその信
号線、MPU……プロセツサ、Ｉ／ｏ＃１〜Ｉ／
ｏ＃ｎ……入出力装置、BUS……共通バス、
MEM……メモリ。
Claims (1)
- 【特許請求の範囲】 １ 共通バスと、この共通バスに対する占有権の
獲得を要求すると共にこの要求が受入られた場合
に前記共通バスを占有してデータ転送を行う複数
のバスマスタとを含む情報処理装置の共通バス障
害障害チエツク方式において、 前記バスマスタ各々に各自が発生した前記獲得
要求の継続中および共通バスの占有中の少なくと
も一方の条件が成立する期間中計時動作を行う計
数手段と、この計数手段の出力により前記獲得要
求発生時点から共通バスの占有開始までの時間長
を監視する第１の監視手段と、前記計数手段の出
力により前記獲得要求発生時点から共通バスの占
有終了までの時間長を監視する第２の監視手段と
を設け、 前記バスマスタの各々からの第１および第２の
監視手段の出力を予め決定された前記バスマスタ
の一個に送出する構成し、 前記各々のバスマスタからの前記第１および第
２の監視手段の出力に基づいて規定時間以上バス
を占有したバスマスタの検出、前記獲得要求を発
生した後規定時間以内にバスの獲得を行うことが
出来なかつたバスマスタの検出、前記障害を起こ
しているバスマスタの検出を行うようにしたこと
を特徴とする共通バス障害チエツク方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207886A JPS58107932A (ja) | 1981-12-22 | 1981-12-22 | 共通バス障害チエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207886A JPS58107932A (ja) | 1981-12-22 | 1981-12-22 | 共通バス障害チエツク方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58107932A JPS58107932A (ja) | 1983-06-27 |
| JPS6128146B2 true JPS6128146B2 (ja) | 1986-06-28 |
Family
ID=16547186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56207886A Granted JPS58107932A (ja) | 1981-12-22 | 1981-12-22 | 共通バス障害チエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58107932A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621051A (ja) * | 1985-06-26 | 1987-01-07 | Oki Electric Ind Co Ltd | バス制御装置 |
| JPH02224051A (ja) * | 1989-02-23 | 1990-09-06 | Nec Corp | マルチプロセサシステム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696310A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Centralized control system of bus |
| JPS5696311A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Bus centralized monitoring system |
-
1981
- 1981-12-22 JP JP56207886A patent/JPS58107932A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696310A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Centralized control system of bus |
| JPS5696311A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Bus centralized monitoring system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58107932A (ja) | 1983-06-27 |
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