KR100242352B1 - 반도체 장치를 위한 자기 정합 컨택트홀의 제조방법 - Google Patents

반도체 장치를 위한 자기 정합 컨택트홀의 제조방법 Download PDF

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Abstract

반도체 기판 위에 다수의 게이트 전극이 형성된다. 이들 상기 다수의 게이트 전극에 에칭 스토퍼층이 형성된다. 상기 다수의 게이트 전극의 측면에 측벽층이 형성된다. 다수의 게이트 전극과 측벽층을 덮는 층간 절연막이 형성된다. 컨택트홀은 다수의 게이트 전극 사이에서 층간 절연막에서 형성된다. 여기에서, 에칭 스토퍼막의 에칭률을 층간 절연막의 에칭률 및 상기 층간 절연막의 에칭률 보다 같거나 높은 측벽층의 에칭률 보다 낮게 만듬으로써 층간 절연막에 컨택트홀을 형성한다.

Description

반도체 장치를 위한 자기 정합 컨택트홀의 제조 방법
제1(a)도 내지 제1(f)도는 종래기술을 설명하기 위해 제조공정을 순차적으로 도시한 단면도.
제2(a)도 내지 제2(g)도는 본 발명의 실시예 1을 설명하기 위해 제조공정을 순차적으로 도시한 단면도.
제3(a)도 내지 제3(g)도는 본 발명의 실시예 2를 설명하기 위해 제조공정을 순차적으로 도시한 단면도.
제4도는 PSG 막으로부터 실리콘 기판으로의 인불순물의 허용량을 도시하는 그래프.
제5(a)도 내지 제5(g)도는 본 발명의 실시예 3을 설명하기 위해 제조공정을 순차적으로 도시한 단면도.
제6도는 과잉 실리콘을 함유한 산화실리콘막 (SRO막)의 드라이에칭 특성 그래프.
제7도는 SRO 막의 절연 특성 그래프.
* 도면에 주요부분에 대한 부호의 설명
1 : 실리콘 기판 1a : 메모리셀부
1b : 주변회로부 2 : 고립 절연막
3 : 게이트 절연막 4,4a,5 : 게이트 전극
6 : 버퍼층 7 : 에칭 스토퍼막
8,8a : 얕은 확산층 9 : 제1피복 절연막
10,10a : 제1측벽층 11 : 삽입 절연층
12,14 : 레지스트 마스크 13 : 층간 절연막
15 : 컨택트홀 15' : 자기 정합 컨택트홀
16 : 제2피복 절연막 17 : 제2측벽층
18 : 플러그 19 : 텅스텐 실리콘막
5,25,45,104b : 제1게이트 전극
4,4a,24,24a,44,44a,104a : 제2게이트 전극 또는 제3게이트 전극
본 발명은 반도체 장치의 제조방법에 관한 것이며, 더 상세하게는 배선의 컨택트홀을 형성하는 방법에 관한 것이다.
반도체 장치의 정밀화나 고밀도화가 가능한한 효과적으로 수행되고 있으며, 치수기준 0.25㎛로 설계된 256 메가비트 이하의 설계기준으로 설계된 1 기가비트 DRAM(dynamic randum access memory)과 같은 초고집적 반도체 장치가 현재 시험 삼아 발전되고 제조되고 있다. 반도체 장치가 고도로 집적화 되고 있으므로, 반도체 소자 구조 형성에 필수적인 리소그래프 공정에서 마스크 배열 마진을 또한 축소하거나 마진을 불필요하게 만드는 것이 강하게 요구하게 된다.
보통은, 반도체 장치가 제조될 때, 금속막, 반도체막 및 절연막과 같은 다양한 물질로 형성되는 패턴이 반도체 기판에 차례로 적층되며, 따라서 미소구조를 갖는 반도체 소자를 형성하게 된다. 이러한 반도체 소자용 패턴이 적층될 때, 리소그래프 과정에서, 예비 처리시 형성되는 하부층에서 패턴에 마스크 배열이 행해지며 다음 상부층 패턴을 형성하여야 한다. 하지만, 이 리소그래프 과정에서 상부층/하부층 패턴 사이의 오차(misregistration)가 발생된다. 그러므로, 오차를 예측하여 마스크에 있는 패턴 간격에 공간을 남겨두어서 패턴 간격에 마진을 설정하여야 한다. 하지만, 그런 마진은 패턴의 고밀도에 대한 장애를 일으킨다.
그 결과, 상기한 것과 같은 그런 불필요한 영역을 만드는 마진이 없는 구조를 얻는 기술적 방법이 다양한 방법으로 실행되기 시작하고 있다. 이런 기술적 방법 중에서 컨택트홀 형성시에 마진이 없는 구조를 얻는 것이 특히 중요하다. 이런 컨택트홀이 반도체 기판, 반도체막 및 금속막에 있는 여러 층에서 형성되고 빈번하게 사용되기 때문에, 고밀도/고집적 반도체 장치를 얻기 위한 가장 효과적인 방법은 마진없는 컨택트홀을 형성하는 것이다. 이들 자기 정합 컨택트홀 제조방법을 포함한 마진없는 컨택트홀을 얻는 이들 기술사이에서 효과적인 방법 및 다양한 유형의 방법이 연구되고 있다. 일예로서, 층간 절연막에서 에칭 선택률을 갖는 에칭 스토퍼막이 배선에 제공되므로 배선은 컨택트홀 제조용 에칭에 의해 에칭되지 않는다.
예를 들면, 일본국 특개평 제 3-106027호 공보에서, 메모리셀부에 인접해서 각각 배치된 다수의 게이트 전극에 설치된 에칭 스토퍼막과, 에칭 스토퍼막과 게이트 전극의 측면을 덮도록 전 표면에 형성된 층간 절연막과, 이들 다수의 게이트 전극 사이에서 층간 절연막에 제조된 컨택트홀이 기재된다. 이 기재에 의해, 컨택트홀이 마스크로써 게이트 전극에서 에칭 스토퍼막과 자기 정합 방식으로 형성되며, 측벽막은 게이트 전극의 측면에서 형성된 층간 절연막의 일부를 남김으로서 형성되어, 그에 의해 게이트 전극과 컨텍트홀이 서로에 대해 절연된다. 그런 제조 방법에서, 층간 절연막을 구성하는 측벽막이 제거되거나 게이트 전극이 컨택트홀에 노출될 수 있으므로, 게이트 전극과 컨텍트홀 사이의 단락의 발생을 충분히 억제하는 것은 불가능하다.
따라서, 본 발명의 목적은 향상된 자기 정합 컨택트홀 제조방법을 제공하는 것이다.
본 발명의 첫번째 특징에 따른 반도체 장치 제조방법은 반도체 기판에 다수의 배선을 형성하는 단계, 다수의 배선의 측면에 측벽막을 형성하는 단계, 다수의 배선과 측벽막을 덮는 층간 절연막을 형성하는 단계 및 측벽막의 에칭률을 층간 절연막의 에칭률 보다 충분히 같거나 더 높게 만듬으로써 컨택트홀을 제조하기 위해 배선과 측벽막 사이에서 층간 절연막을 제거하는 단계를 구비한다.
본 발명의 두번째 특징에 따른 반도체 장치 제조방법은 반도체 기판에 다수의 배선을 형성하는 단계, 다수의 배선에 에칭 스토퍼막을 형성하는 단계, 다수의 배선의 측면에 측벽을 형성하는 단계, 다수의 배선과 측벽막을 덮는 층간 절연막을 형성하는 단계 및 다수의 배선 사이에서 층간 절연막에 컨택트홀을 형성하는 단계를 구비하며, 에칭 스토퍼막의 에칭률을 층간 절연막의 에칭률 보다 낮게 만들고 측벽막의 에칭률을 층간 절연막의 에칭률 보다 대체적으로 같거나 높게 만듬으로써 컨택트홀을 형성한다.
본 발명의 첫번째 특징에 따라, 다수의 배선과 측벽막 사이에서 층간 절연막을 제거하여 측벽막의 에칭률을 층간 절연막의 에칭률 보다 대체적으로 같거나 높게 만듬으로써 컨택트홀을 형성하기 때문에, 측벽막의 에칭시간이 단축되고, 따라서 컨택트홀의 제조에 요구되는 에칭 시간을 단축시킬 수 있다.
또한, 본 발명의 두번째 특징에 따라, 에칭 스토퍼막의 에칭률을 층간 절연막의 에칭률 보다 낮게 만들고 측벽막의 에칭률을 층간 절연막의 에칭률과 대체로 같거나 높게 만들어서 컨택트홀을 형성하기 때문에, 측벽막의 에칭시간이 더 단축되고, 에칭 스토퍼막이 에칭물에 노출될 때의 시간도 또한 단축될 수 있다. 이것으로, 에칭물에 의한 에칭 스토퍼막의 바람직하지 않은 에칭양을 감소시킬 수 있다. 즉, 배선과 컨택트홀 사이에 발생하는 빈약한 절연은 방지할 수 있다. 그러므로, 얇은 에칭 스토퍼막이 다수의 배선에서 형성되는 동안에, 형성된 컨택트홀의 깊이를 감소시켜 다수의 배선과 컨택트홀 사이에 생기는 빈약한 절연을 제거할 수 있다.
본 발명의 상술한 것 및 다른 목적, 특징 그리고 장점은 도면을 참고로 결합하여 이하에 기재한 것으로부터 더 명확해 진다.
다음에, 본 발명의 실시예의 기재에 앞서, 제1(a)도 내지 제1(f)도를 참조하여 256 메가 DRAM이 적용될 경우를 가정하여 설명한다.
제1(a)도에 도시된 바와 같이, 실리콘 기판(101)위에 고립 절연막(102)이 형성된다. 또한, DRAM의 메모리셀부(100a) 및 주변회로부(100b)가 전기적으로 분리된다. 다음에, 게이트 절연막(103)이 형성된다. 여기에서, 이 게이트 절연막은 막 두께가 약 8nm인 산화실리콘막이다. 메모리셀부(100a)에서, 한 개의 캐패시터와 한 개의 트랜지스터로 각각 이루어진 복수개의 메모리셀이 배치된다. 주변회로부(100b)는 트랜지스터의 성능을 향상시킬 목적으로 받아들인 저농도로 도핑된 드레인(lightly doped drain : LDD) 구조의 트랜지스터인 n형, p형 트랜지스터를 사용하는 CMOS 회로로 이루어진다. 메모리셀부(100a)에 형성된 전이 트랜지스터의 제2 및 제3 게이트 전극(104a)을 치수가 약 0.25㎛인 텅스텐 폴리사이드나 티타늄 폴리사이드로 형성한다. 이러한 게이트 전극(104a)은 이 메모리 장치의 워드선이다. 또한 인접한 게이트 전극(104a) 사이의 간격은 약 0.2 내지 0.25㎛이다. 또한, 이들 게이트 전극(104a)의 막두께는 약 0.2 내지 0.25㎛이다. 주변 회로부(100b)에 형성된 CMOS 트랜지스터의 제1 게이트 전극(104a)의 치수는 일반적으로 메모리셀부에 있는 전이 트랜지스터의 게이트 전극 치수보다 더 크며, 약 0.4㎛로 설정된다. 버퍼층(106)과 에칭스토퍼층(107)이 이들 게이트 전극(104a, 104b)에 적층으로 형성된다. 상기 제1, 제2 및 제3 게이트 전극의 형성은 임의적인 순서로 형성할 수 있다. 그리고 나서, MOS 트랜지스터의 소오스와 드레인을 형성하는 얕은 확산층(108, 108a)이 형성된다. 이 얕은 확산층(108, 180a)에서의 불순물의 농도는 약 1×1018원자수/㎤로 설정된다.
다음에, 막두께가 100 내지 150nm인 피복 절연막(109)이 증착되어 제1(b)도에 도시된 바와 같이 전표면을 피복한다. 여기에서, 피복 절연막(109)은 공지된 화학증기증착(CVD)법으로 형성된 SiO2막이다.
다음에, 이 피복 절연막(109)은 비등방성 반응성 이온 에칭(RIE)으로 전표면이 에칭된다(이하에서 에치백으로 함). 측벽층(110a, 110b)이 제1(c) 도에 도시된 바와 같이 그러한 에치백에 의해 게이트 전극(104a, 104b)의 측벽에 형성된다. 이 측벽층(110b)이 게이트 전극(104a)의 말단부로부터 분리된 위치에서 깊은 확산층(108b)을 형성하는 이온 주입용 마스크로써 사용되며 이 측벽층(110b)의 막두께는 100 내지 150nm로 정한다.
다음에, 마스크로써 표시되지 않은 레지스트를 사용한 공지된 선택적 이온주입으로 주변회로부(100b)에 있는 CMOS 트랜지스터의 얕은 확산층에만 n형 불순물을 다시 투입하며, 거기에 열처리를 하여 깊은 확산층 (108b)을 형성한다. 여기에서, 이 깊은 확산층(108b)의 불순물 농도는 1×1019내지 1×1020원자수/ ㎤로 설정된다. 상기한 상태로서, 주변회로부에 있는 CMOS 트랜지스터의 소오스와 드레인의 확산층이 공지된 저농도로 도핑된 드레인(LDD) 구조를 보여준다.
다음에, 제1(d)도에 도시된 바와 같이, 붕소와 인을 함유한 실리콘 산화막(BPGS막)과 같은 층간 절연막(113)이 전표면에 증착되어, 게이트 전극(104a, 104b) 등에 의해 만들어진 레벨차를 고르게 한다. 그리고 나서, 컨택트홀(115)이 마스크로써 레지스트 패턴(114)으로 개구된다. 이 에칭에, 에칭 스토퍼막(116)과 선택적 에칭 방법이 사용된다.
예를 들면, 에칭 스토퍼막(116)이 실리콘 질화막일때, 불화탄소와 일산화탄소의 혼합 가스를 사용하여 실리콘 질화막에 대해 실리콘 산화막을 선택적으로 드라이 에칭할 수 있다는 것이 알려져 있다. 이 경우에, 실리콘 산화막 대 실리콘 질화막 에칭 선택비는 5:1 내지 15:1이다.
에칭 스토퍼막(116)이 게이트 전극(104a)의 상부만을 덮고 있기 때문에, 게이트 전극(104a)의 측벽이 컨택트홀 에칭부에 컨택트홀(115)에 노출된다. 그러므로, 실리콘 산화막과 같은 절연막(117)이 레지스트 패턴(14)을 제거한 후에 제1(e)도에 도시된 바처럼 증착된다. 또한, 제1(f)도에 도시된 바와 같이, 제2 측벽층(118)이 비등방성 에칭에 의해 컨택트홀(115)의 측벽과 게이트 전극(104a)의 측벽에 형성된다. 그런 방법으로, 게이트 전극(104a)로부터 자기 정합 방식으로 절연된 컨택트홀(115)을 얻을 수 있다.
하지만, 상술한 종래 기술에는 이하에 기재된 것과 같은 새로운 문제점이 있다.
주변회로(100b)에서 LDD 구조를 갖는 트랜지스터를 형성하기 위해 사용된 측벽층(110b)의 막두께는 트랜지스터 특성과 신뢰도에 직접적으로 영향을 미친다. 이 막두께가 불순물의 확산 계수 및 장치 제조공정에서의 열처리 온도와 시간에 의해 결정되기 때문에, 장치의 제련에 대해 막두께를 감소하는 것은 쉽지 않다. 특히, 큰 확산 계수를 갖는 붕소가 p형 트랜지스터의 소오스와 드레인 불순물로써 사용되기 때문에, 막 두께는 256 메가 및 1기가 DRAM에서 100 내지 200nm로 만들어진다. 메모리 장치의 메모리셀부(100a)에서의 트랜지스터는 LDD 구조를 가질 필요가 없기 때문에, 측벽층(110a)은 트랜지스터에 불필요하다. 측벽층(110b)이 형성될때, 측벽층(110a)은 필연적으로 형성된다. 그런 집적도로 완성된 게이트 전극(104a) 간의 간격이 0.15 내지 0.25㎛ 이기 때문에, 게이트 전극(104a) 간의 간격은 거의 측벽층(110a)으로 채워진다. 즉, 인접 워드선 간의 간격은 측벽층(110a)으로 채워진다. 그러한 워드선 간의 컨택트홀(115)을 개구하기 위해, 측벽층(110a)이 또한 층간 절연막(113)에 부가적으로 에칭된다. 하지만, 일반적으로 측벽층(110a)으로써 사용되는 HTO 막은 BPSG막의 에칭률과 비교해서 대략 1/3 내지 1/2 정도이 에칭률을 갖는다. 그러므로, 워드선 위의 에칭 스토퍼층(116)이 콘택트홀(115)에 노출될 때의 시간에서부터 확산층(108)이 노출될 때까지 에칭주기는 연장된다. 그러므로 결국, 장시간 동안 에칭분위기로 노출된 배선 위의 에칭 스토퍼막(107)이 낮은 선택률의 구석부로부터 에칭되어 제1(d)도에 도시된 바와 같이 컨택트홀(115)과 워드선(104a) 사이에서 빈약한 절연을 일으키는 얇은 에칭 스토퍼층(116)이 된다. 또한, 미리 에칭 스토퍼막(107)을 두껍게 형성해서 빈약한 절연을 방지할 수도 있다. 에칭 스토퍼막(107)이 상기한 것처럼 두껍게 만들어질 때, 워드선(104a)과 에칭 스토퍼막(107)에 의해 만들어진 레벨차는 더 커지고, 컨택트홀(115)의 깊이는 더 증가하게 된다. 컨택트홀(115)이 더 깊게 될 경우, 개구가 형성되기 어렵고, 평평도가 나빠져서, 형성된 막의 커버리지가 저하된다는 또다른 문제점이 발생한다.
다음에, 256 메가비트 DRAM이 적용되는 경우를 가정하여 본 발명의 실시예 1을 도면을 참조해서 기재한다.
제2(a)도에 도시된 바와 같이, 고립 절연막 (2)이 p형 실리콘 기판(1)에 형성되어 기판(1)을 DRAM의 메모리셀부(1a)와 주변회로부(1b)로 분리한다. 두 부분(1a, 1b)은 절연막(2)에 의해 전기적으로 고립된다. 다음에, 게이트 절연막 (3)이 기판(1)의 표면에 형성된다. 여기에서, 이 게이트 절연막(3)은 막 두께가 약 6 내지 8nm인 실리콘 산화막이거나 실리콘 질화막이다. 상기한 배치로 만들어진후, 다수의 MOS 트랜지스터 즉, 전이 트랜지스터를 형성하는 제2, 제3 게이트 전극(4,4a) 및 도핑층(8)이 메모리셀부(1a)에서 형성된다. 또한, CMOS 트랜지스터를 형성하는 제1 게이트 전극 (5) 및 도핑층 (8a)이 주변회로부 (1b)에서 형성된다. 상기 제1, 제2, 제3 게이트의 형성순서는 종래기술과 같이 임의적으로 정할 수 있다.
다음에, 두께가 약 0.2㎛인 티타늄 폴리사이드 같은 내열성 금속폴리사이드가 전표면에 형성되며, 두께가 약 10㎛인 실리콘 산화막이 또하 전표면에 형성되며, 두께가 약 50nm인 실리콘 질화막이 전표면에 형성된다. 다음에, 이러한 실리콘 질화막, 실리콘 산화막, 및 티타늄 폴리사이드막에 계속적으로 패터닝함으로써, 실리콘 질화막으로 이루어진 에칭 스토퍼층(7), 실리콘 산화막으로 이루어진 버퍼층(6) 및 티타늄 폴리사이드로 이루어진 게이트 전극(4,4a,5)이 각각 형성된다. 메모리셀부(1a)에 형성된 전극(4,4a)의 각 치수는 약 0.2㎛이다. 또한, 인접한 게이트 전극(4)과 게이트 전극(4a)간의 간격은 약 0.2㎛이다. 메모리셀부(1a)에 형성된 게이트 전극(4,4a)은 이 DRAM의 워드선이다. 주변회로부(1b)에 형성된 게이트 전극(5)의 치수는 메모리셀부(4a)에 형성된 게이트 전극(4, 4a)보다 더 크며, 약 0.4㎛이다. 다음에, 불순물을 마스크로써 에칭 스토퍼층(7), 버퍼층(6), 및 게이트 전극(4,4a,5)으로 반도체 기판(1)에 주입하여, MOS 트랜지스터의 소오스와 드레인을 구성하는 n형 얕은 확산층(8,8a)을 형성한다. 여기서, 이들 얕은 확산층(8,8a)의 불순물 농도는 약 1×1018원자수/㎤이다.
다음에, 본 실시예에서, 막 두께가 약 150nm인 제1 피복 절연막(9)이 증착되어 제 2(b)도에 도시된 것처럼 전표면을 덮는다. 여기에서, 저압 CVD(LPCVD) 법에 의한 PSG막(인산 유리를 함유한 실리콘 산화막)이 제1피복 절연막(9)의 일예로 사용된다. 또한, 이 PSG막이 함유하는 인 원자의 농도는 약 10 mol%이다.
다음에, 비등방성 에치백이 제1피복 절연막(9) 위에 적용된다. 여기에서, 이 에치백은 반응가스로써 C4F8및 CO의 혼합 가스를 사용하는 RIE 법으로 행해진다. 그런 에치백으로, 제1 측벽층(10,10a)이 제2(c) 도에 도시된 바와 같이 게이트 전극(4,4a,5)의 측벽에 형성된다. 여기에서, 제1 측벽층(10,10a)의 막두께는 100nm이다. 이 에치백 과정으로, 상기한 제1 측벽층(10,10a)의 형성과 함께, 제1 측벽층(10)을 구성하는 삽입 절연층(11)이 메모리셀부(1a)에서 짧은 격리 거리에 위치한 게이트 전극(4,4a) 사이에 남겨진다.
다음에, 제2(d)도에 되시된 바와 같이, 이온 주입용 레지스트 마스크(12)가 공지된 리소그래프 기술에 의해 형성된다. 또한, 마스크로써 레지스트 마스크(12)를 이용한 공지된 선택적 이온 주입법에 의해 주변회로부(1b)에 있는 MOS 트랜지스터의 얕은 확산층(8a)으로 n형 불순물이 다시 투입되며, 열처리가 행해져서 n형 깊은 확산층(8b)이 형성된다. 여기에서, 깊은 확산층(8b)의 불순물 농도는 약 1×1019내지 1×1020원자수 /㎤ 이다. 그런 방식으로, 주변회로 (1b)에 있는 N 채널 MOS 트랜지스터가 형성되어 소오스와 드레인 영역이 확산층(8a,8b)을 형성하는 LDD 구조를 가지게 된다.
다음에, 레지스트 마스크(12)를 제거한 후, 층간 절연막(13)이 전표면에 형성되어 게이트 전극(4,4a,5)등에 의해 만들어진 레벨차를 고르게 한다. 여기에서, 이 층간 절연막(13)은 막두께가 400nm인 BPSG 막(붕산 유리와 인산유리를 함유한 실리콘 산화막)이다. 이 경우에 이 BPSG 막에 함유된 붕소와 인의 원자수 농도는 예를 들면, 각각 몰농도 약 5mol% 및 10mol%로 설정된다. 다음에, 컨택트홀용 레지스트 마스크(12)가 소정의 형태로 패터닝하여 형성된다. 그리고나서, 층간 절연막(13), 측벽층을 구성하는 삽입 절연막(11) 및 확산층(8)의 표면에 있는 게이트 절연막(3)이 드라이 에칭을 위한 마스크로써 레지스트 마스크(14)를 사용하여 에칭된다. 이런 방법으로, 컨택트홀(15)이 형성된다. 여기에서, 에칭 스토퍼층(7)이 게이트 전극(4,4a)에 형성되기 때문에, 컨택트홀(15)이 상술한 바와 같이 게이트 전극(4,4a)으로 자기 정합함으로써 확산층(8)에서 형성된다. 층간 절연막(13) 및 삽입 절연층(11)의 드라이 에칭에 있어서, 층간 절연막(13)과 삽입 절연층(11)대 에칭 스토퍼층(7)의 에칭 비율이 증가하는 것이 바람직하다. 그러므로, CO와 C4F8 ,의 혼합으로 얻어지는 가스가 RIE의 드라이 에칭에서의 반응 가스로써 사용된다. 그러한 가스를 선택함으로써, 이 에칭 비율은 약 20이 되며, 에칭 마스크로서 에칭스토퍼층(7)의 역할이 더 확실해진다.
다음에, 제2(f)도에 도시된 바와 같이, 제2 피복 절연막(16)이 전표면에 증착되어 컨택트홀(15)과 상술한 층간 절연막(13)을 덮는다. 여기에서, 제2피복 절연막(16)은 막두께가 약 60nm인 실리콘 산화막이다. 이 실리콘 산화막은 예를 들면, 레벨차를 덮는 성능이 우수한 HTO막이며, 약 800℃의 막 온도에서 CVD 법에 의해 형성된다.
다음에, 제2 피복 절연막(16)의 전표면에서 에치백이 실행된다. 여기에서, 에치백시, 예를 들면, CHF3와 CO의 혼합가스나 C4F8와 CO의 혼합가스가 비등방성 RIE의 반응가스로써 사용된다. 그런 식으로 제2 측벽층(17)이 제2(g)도에 도시된 바와 같이 메모리셀부에 있는 전이 트랜지스터의 게이트 전극(4,4a)의 측벽부에서 형성된다. 또한, 측벽층(17')이 층간 절연막(13)에서 형성되는 컨택트홀(15)의 측벽부에서 형성된다. 이 경우에 제2 측벽층(17)의 막두께는 약 50nm이다. 또한 컨택트홀의 최종 치수는 약 100nm이다.
상술한 바와 같이, 막두께가 100nm인 제1 측벽층(10a)이 주변 회로부(1b)에 있는 MOS 트랜지스터의 게이트 전극(5)의 측벽에서 형성되며, 제2 측벽층(17)이 메모리셀부(1a)에 있는 전이 트랜지스터의 게이트 전극(4,4a)의 측벽에서 형성되며, 제2 측벽층(17)을 게이트 전극(4,4a)으로 자기 정합 컨택트홀(15')이 확산층(8)에서 형성된다.
다음에, 컨택트홀(15')에 삽입된 불순물로 도핑된 다결정 실리콘 플러그(18)가 형성된다. 플러그(18)는 홀(15')에서 다결정 실리콘의 선택적인 증착법이나 에치백이 뒤따르는 피복 CVD (blanket CVD)법에 의해 형성된다. 다음에, 두께가 약 0.15㎛인 텅스텐 실리콘막(19)과 같은 내열성 금속 실리콘막이 형성되어, 제2(g)도에 도시된 바와 같이 층간 절연막(13)과 다결정 실리콘 플러그(18)를 덮는다. 텅스텐 실리콘막(19)은 DRAM의 숫자선(digit line)으로써 제공된다. 텅스텐 실리콘막(19)은 실리콘 플러그(18)를 통해 게이트전극(4,4a) 사이에 놓인 확산층(8)에 연결된다. 즉, 숫자선이 자기 정합 컨택트홀(15')을 통해 확산층(8)에 연결된다.
본 실시예에 의해, 층간 절연막(13)을 형성하는 BPSG막의 에칭률보다 같거나 더 높은 에칭률을 갖는 물질의 PSG막이 제1 측벽층(10,10a)용으로 채택된다. 즉, 컨택트홀(15)을 형성하는 층간 절연막(13)의 에칭이 완성될 때, 제1 측벽층(10)을 구성하는 삽입 절연막(11)이 제거된다. 이것으로, 컨텍트홀(15)을 형성하기 위해 요구되는 에칭시간이 단축될 수 있다. 또한, 컨택트홀(15)을 형성하는 층간 절연막(13)의 에칭이 완성될 때 삽입 절연막(10)이 제거되도록 만들어지기 때문에, 에칭 스토퍼층(7)을 에칭물에 노출하여 컨택트홀(15)을 형성하는 주기가 짧아지게 할 수 있다. 이것으로, 에칭 스토퍼층(7)의 막두께가 감소하는 것을 방지할 수 있다. 막두께의 감소를 방지함으로써, 워드선을 구성하는 게이트 전극(4,4a)의 구석부에서 컨택트홀로부터 절연불량이 발생하는 것을 방지할 수 있다. 또한, 본 실시예에 의해 에칭 스토퍼층(7)의 막두께의 감소를 축소하는 것이 가능하기 때문에, 게이트 전극(4,4a)에서 미리 형성된 에칭 스토퍼층(7)의 막 두께를 얇게 하는 것도 가능하다. 에칭 스토퍼층(7)의 두께를 얇게 함으로써, 컨택트홀(15)의 깊이를 더 얇게 만들도록 조절하고 워드선과 컨택트홀(15)을 구성하는 게이트 전극(4,4a) 사이에서 단락 문제가 발생하는 것을 막을 수 있다.
그러므로, 워드선과 숫자선 사이의 바람직하지 않은 단락 문제는 해결될 수 있다.
게다가, 본 실시예에서, PSG 막은 BPSG 막의 층간 절연막에 대한 제1 측벽층(10)으로써 선택된다. PSG막, BSG막, BPSG막 또는 이들의 적층막과 같은 불순물을 함유한 실리콘 산화막이 제1 측벽(10)으로 사용될 때, 제1 측벽층의 에칭률은 층간 절연막(13)의 에칭률과 같거나 높게 만들 수 있다. 특히, BPSG막이 PSG막으로 구성된 층간 절연막(13)에 대한 제 1 측벽층(10)으로써 선택될때, 제 1 측벽층의 에칭률은 컨택트홀을 형성하는 일반적인 에칭물에 대한 층간 절연막(13)의 에칭률보다 더 높게 만들 수 있다.
본 실시예에서, 숫자선으로 제공되는 텅스텐 실리콘막(18)은 컨택트홀(15')에 삽입된 실리콘 플러그(18)를 지나 확산층(8)에 연결된다. 256 메가비트 DRAM에서 사용되는 컨택트홀(15')이 미세하기 때문에, 금속막이 컨택트홀(15')에 증착되어 확산층(8)에 연결되기가 어렵다. 그러므로, 컨택트홀이 그다지 미세하지 않다면, 폴리사이드 구조를 갖는 숫자선이 형성되어 층간 절연막(13), 제2 측벽층(17,17') 및 확산층(8)을 덮어서 확산층(8)에 연결하는 것을 생각할 수 있다. 이 경우에, 다결정 실리콘막이 절연막(13), 측벽층(17.17'), 및 확산층(8)의 표면에 얇게 형성되며, 뒤이어 다결정 실리콘막의 표면에 텅스텐 실리콘막이 얇게 형성된다.
다음에, 실시예 2를 제3도를 참조해서 기재한다. 제3(a)도에 도시된 바와 같이, 고립 절연막(22)이 실리콘 기판(21)위에 형성된다. 그리고 나서, 게이트 절연막(23)이 형성된다. 여기에서, 이 게이트 절연막(23)은 두께가 약 8nm인 실리콘 산화막이거나 실리콘 질산화막이다. 상기한 배치를 만든 후에 다수의 MOS 트랜지스터 즉, 전이 트랜지스터가 메모리셀부(20a)에서 형성된다. 또한, CMOS 트랜지스터가 주변회로부(20b)에 형성된다. 메모리셀부(20a)에 형성된 전이 트랜지스터의 제2 및 제3 게이트 전극(24,24a)은 티타늄 폴리사이드로 형성되며, 치수는 0.15 내지 0.2㎛이다. 이들 게이트 전극(24,24a)은 메모리 장치의 워드선이다. 또한, 인접한 게이트 전극(24,24a)간의 간격은 약 0.2㎛로 설정된다. 또한, 인접한 게이트 전극(24,24a)의 막두께는 또한 0.2㎛로 설정된다. 주변회로부(20b)에서 형성된 MOS 트랜지스터의 제1 게이트 전극(25)의 치수는 메모리셀부(20a)에 있는 전이 트랜지스터의 게이트 전극(24,24a)의 치수보다 더 크며, 약 0.3㎛로 설정된다.
상기한 게이트 전극(24,24a,25)을 덮는 버퍼층(26)이 형성되며, 또한, 버퍼층(26)을 덮는 에칭 스토퍼층(27)이 형성된다. 여기에서, 버퍼층은 막두께가 약 10nm인 실리콘 산화막이며, 에칭 스토퍼층(27)은 막두께가 약 50nm인 과잉 실리콘을 함유한 실리콘 산화막(이하 SRO막이라 칭함)이다.
이제, 이하에 SRO 막을 제조하는 방법을 간략하게 기재한다. 이 SRG 막의 제조방법은 기본적으로는 CVD 법에 의해 실리콘 이산화막을 형성하는 방법과 동일하다. 즉, 히터로 압력 감소가능한 석영 반응 튜브에 열을 가하는 LPCVD 도가니에서, 도가니의 온도는 700℃ 내지 800℃로 설정되며, 모노실란과 산화질소 가스가 각각 다른 가스입구를 통해 각각 반응 가스로써 도가니에 투입된다. 여기에서, 질소가스가 분위기 가스로 사용되고 가스의 전체 압력은 약 1 Torr로 설정된다. 이러한 막 형성방법에서, 과잉 실리콘이 실리콘 이산화막에 함유되도록 만들어진다. 그런 목적을 위해, 모노실란 대 산화 질소의 가스 공급 비율은 변하며, 그로 인해 모노실란의 가스 공급 비율이 증가한다. 여기에서, 모노실란의 가스 공급 비율이 더 높아짐에 따라, 과잉 실리콘의 양이 증가한다. 즉, 과잉 실리콘을 함유한 얇은 실리콘 산화막, 즉, SRO 막이 형성된다. 이 SRO 막은 극미한 실리콘 입자가 실리콘 이산화(SiO2)막에 혼합되는 구조를 갖는 절연체이다.
다음에, MOS 트랜지스터의 소오스와 드레인을 구성하는 얕은 확산층(28,28a)의 불순물 농도는 약 1×1018원자수/㎤로 설정된다.
막두께가 5 내지 10nm인 코팅 절연막(29')이 증착되어 제3(b)도에 도시된 것처럼 전 표면을 덮는다. 여기에서, 코팅 절연막(29')은 CVD법에 의해 형성된 실리콘 산화막이다. 또한, 예를 들면, LPCVD법에 의한 BPSG 막이 코팅 절연막(29')을 덮는 제1 피복 절연막(29)로써 형성된다. 여기에서, BPSG 막에 함유된 인 원자의 농도는 약 8mol% 이며, 붕소 원자의 함유량은 약 3mol% 이다. 또한, BPSG막의 막두께는 약 200nm이다.
다음에, RIE에 의한 비등방성 에치백이 행해진다. 여기에서, C4F8과 CO의 혼합가스가 RIE의 반응가스로 사용된다. 그런 에치백으로, 제1 측벽층(30,30a)이 제3(c)도에 도시된 것처럼 게이트 전극(24,24a)의 측벽에 형성된다. 여기에서, 제1 측벽층은 각각 두께가 5 내지 10nm인 코팅 절연막(29')과 상기한 제1 피복 절연막(29)으로 구성되고 따라서 전체 막두께는 약 150nm로 설정된다. 이 에치백 과정에서, 삽입 절연층(31)이 게이트 전극(24,24a) 사이에서 제1 측벽층의 형성과 함께 메모리셀부(2a)에 짧은 격리 거리로 형성된다. 여기에서, 삽입 절연층(31)은 인접한 제1 측벽층이 서로 합쳐진 제1 측벽층으로 구성되고, 코팅 절연층(29')과 제1 피복 절연층(30)으로 구성된다.
다음에, 메모리셀부(20a)를 덮는 레지스트 마스크(12)가 제3(d)도에 도시된 것처럼 형성된다. 다음에, 이온 주입법이 마스크로써 이 패턴(12)으로 행해져서 불순물이 주변회로에 있는 MOS 트랜지스터의 얕은 확산통(28a)으로 투입되고, 거기에 열처리가 행해져서 깊은 확산층(28b)이 형성된다. 이것으로, 소오스와 드레인 영역에서 LDD 구조를 보여주는 주변회로에 있는 MOS 트랜지스터가 얕은 확산층(28a)과 깊은 확산층(28b)으로 구성된다.
다음에, 레지스트 마스크(12)를 제거한 후에, 층간 절연막(13)이 전표면에 형성되고, 게이트 전극(24,24a,25)등에 의해 만들어진 레벨차가 고르게 된다. 여기에서, BPSG 막이 실시예 1과 유사하게 층간 절연막(13)으로써 사용된다. 다음에, 레지스트막이 층간 절연막(13)에 형성되어 패터닝이 행해지고, 그로 인해 컨택트홀을 형성하는 레지스트 마스크가 형성된다. 다음에, 제3(e)도에서 도시하는 바와 같이, 층간 절연막(13) 및 코팅 절연막(29')과 제1 피복절연막(29)으로 구성된다. 삽입 절연막(31)이 마스크로써 레지스트 마스크(14)를 사용하여 에칭된다. 이것으로, 컨택트홀(15)이 형성된다. 여기에서, 에칭 스토퍼층(7)이 각각 게이트 전극(24,24a)에 형성되기 때문에, 컨택트홀(15)이 게이트 전극(24,24a)으로 자기 정합된다. 여기에서, 코팅 절연막(29')이 층간 절연막(13) 보다 더 낮은 에칭률을 갖는 실리콘 산화막으로 형성된다. 그러나, 그 막두께는 게이트 전극(4,4a) 사이의 간격의 약 1/10이다. 그러므로, 삽입 절연층(31)은 높은 에칭률을 갖는 BPSG 막으로 거의 파묻히게 된다. 즉, 에칭 스토퍼층(7)이 에칭물에 노출될 때 주기가 컨택트홀(15)이 형성될 때의 실시예 1 보다 더 길게 되지만, 종래 기술보다는 더 단축할 수 있다.
다음에, 제3(f)도에 도시된 바와 같이, 제2 피복 절연막이 전표면에 증착되어 컨택트홀(15)과 층간 절연막(13)을 덮는다. 이 제2 피복 절연막(16)은 예를 들면, 실시예 1의 HTO 막과 유사하다고 가정된다. 그리고 나서, 제2 피복 절연막(16)이 에치백되어, 제3(g) 도에 도시된 바와 같이, 제2 측벽층(17)이 게이트 전극(4,4a)의 측벽에 형성되고, 측벽층(17')이 또한 층간 절연막(13)에서 형성된 컨택트홀(15)의 내부벽에 형성되며, 최종적으로 컨택트홀(15')이 형성된다. 컨택트홀(15')을 형성한 후에, 제3(g)도에 도시된 바와 같이, 숫자선이 형성되어 실시예 1과 같이 컨택트홀(15')을 지나 확산층(8)에 연결된다.
본 실시예에서, 제1 측벽(30,30a)과 삽입 절연층(31)이 코팅 절연막(29')과 제1 피복절연막(29)으로 형성된다. 즉, 코팅 절연막(29')은 제1 피복 절연막(29)과 게이트 전극(24,24a,25)과 게이트 절연막(23) 사이에서 형성된다. 또한, 이 코팅 절연막(29')은 막 두께가 게이트 전극(4,4a) 사이의 간격의 약 1/10인 불순물 비도핑 실리콘 산화막으로 형성된다. 또한, 제1 피복 절연막(29)이 BPSG 막으로 형성되며, 제1 측벽층(30,30a)과 삽입 절연층(31)의 더 많은 부분이 BPSG 막으로 형성된다. 즉, BPSG 막을 구성하는 층간 절연막(13)의 컨택트홀(15)을 형성하기 위한 에칭이 완료될 때, 제1 측벽층(30)을 구성하는 삽입 절연막(31)이 또한 제거된다. 이것으로, 컨택트홀을 형성하기 위해 요구되는 에칭주기가 실시예 1보다 어느 정도 더 길기는 하지만, 에칭 주기는 종래 기술보다 더 단축될 수 있다. 또한, 컨택트홀(15)을 형성하기 위한 층간 절연막의 에칭이 완료될 때 제1 측벽층(30)을 구성하는 삽입 절연막(31)이 또한 제거되므로, 에칭 스토퍼층(7)이 에칭물에 노출될 때 주기를 단축시킬 수 있다. 이것으로, 에칭 스토퍼층(7)의 막두께를 감소하는 것을 방지할 수 있다. 막두께의 감소를 방지함으로써, 워드선과 컨택트홀(15')을 구성하는 게이트 전극(24,24a) 사이의 절연불량이 발생하는 것을 방지할 수 있다. 그러므로, 워드선과 숫자선 사이의 단락이 제거된다. 또한, 본 실시예에 의한 에칭 스토퍼층(7)에서의 막의 축소를 감소하는 것이 가능하게 되므로, 게이트 전극(24,24a)에서 형성된 에칭 스토퍼층(7)의 막두께를 감소시킬 수 있다. 이것으로, 에칭 스토퍼층(7)을 얇게 함으로써 컨택트홀(15')의 깊이를 더 얕게 만들도록 조화시킬 수 있으며, 워드선과 컨택트홀(15')을 구성하는 게이트 전극(24,24a) 사이의 단락 문제점이 발생되는 것을 방지할 수 있다.
또한, 본 실시예에서, 코팅 절연막(29')이 설치된다는 사실에 의해 제1 피복 절연막(29)을 형성하는 BPSG 막과 같은 불순물 도핑 실리콘 산화막으로부터 반도체 기판(21)으로의 불순물 확산을 방지할 수도 있다. 그 이유는 제4도를 참조해서 기재한다. 제4도는 10mol% 농도의 PSG 막으로부터 실리콘 기판까지의 인의 열적확산을 도시하는 그래프이다. 여기에서, 이것은 두께가 5 내지 20nm인 실리콘 산화막이 PSG 막과 실리콘 기판 사이에서 형성되며, 열처리가 PSG 막이 증착된 후에 800℃에서 2시간 동안 행해지는 경우를 도시한다. 제4도로부터, 실리콘 산화막의 두께가 5nm일 때에도, 실리콘 기판에서의 인의 유입량은 2E16 ㎝-3즉, 약 2×1016원자수/㎤ 이며, 유입 깊이는 10nm 이하라는 것을 알 수 있다. 256 M DRAM 제조공정에서, 워드선이 형성된 후에 850℃ 이상의 온도에서 1 내지 2시간 동안 열처리가 행해진 것으로 가정된다. 그러나, 실리콘 산화막의 두께가 대략 10 내지 20nm를 가지도록 설치될 경우, 불순물 도핑 실리콘 산화막으로부터 반도체 기판으로 불순물을 확산하는데 대한 문제점은 없다. 그러므로, PSG 막이나 BPSG 막과 같은 불순물 도핑 산화막으로부터 트랜지스터 특성에 영향을 미치지 않도록 할 수 있다. 즉, 본 실시예에서, 제1 피복 절연막(29)을 구성하는 BPSG 막과 같은 불순물 도핑 실리콘 산화막으로부터 반도체 기판(21) 으로의 불순물 확산을 또한 방지할 수 있으며, 코팅 절연막(29')이 설치된다는 사실에 의해 트랜지스터 특성에 변화하는 것을 방지할 수 있다. 즉, 얇은 막에 에칭 스토퍼층(27)을 형성함으로써 컨택트홀(15')의 깊이를 더 얕게 만들 수 있으며, 워드선과 컨택트홀(15')을 구성하는 게이트 전극(24,24a) 사이에서 단락 문제가 발생하는 것을 방지하면서 트랜지스터 특성이 변화하는 것을 방지할 수 있다.
실시예 2의 경우에서, SRO 막이 에칭 스토퍼층으로 사용되기 때문에 완성된 MOS 트랜지스터의 신뢰도는 실시예 1의 경우보다 더 향상된다. 게다가, BPSG 막이 제1 피복 절연막으로 사용되기 때문에, 제1 피복 절연막과 에칭 스토퍼층의 드라이 에칭시 에칭 비율은 약 20으로 획득되며, 자기 정합 컨택트홀을 높은 신뢰도로 형성할 수 있다.
게다가, 본 실시예에서, BPSG 막의 층간 절연막(13)에 대한 제1 피복 절연막(29)로써 BPSG 막이 선택된다. 실시예 1에서 기재된 바와 같이, PSG 막, BSG 막, 또는 BPSG막과 같은 불순물을 함유한 실리콘 산화막이 층간 절연막(13)으로 사용될 때, PSG 막, BSG 막, BPSG 막과 같은 불순물을 함유한 실리콘 산화막은 제1 피복 절연막으로 사용될 수 있으며, 제1 피복 절연막의 에칭률은 층간 절연막(13)의 에칭률보다 같거나 더 높게 만들어질 수 있다. 특히, BPSG 막이 PSG 막으로 만들어진 층간 절연막(13)에 대한 제1 피복 절연막으로써 선택될 경우, 제1 피복 절연막의 에칭률은 컨택트홀 형성 등의 일반적인 에칭물에 대한 층간 절연막의 에칭률보다 더 높게 만들 수 있다.
다음에, 실시예 3을 제5(a)도 내지 제5(f)도를 기초로 하여 기재한다. 본 실시예의 경우에는, 고립 절연막이 노출될 때의 자기 정합 컨택트홀의 제조방법을 도시한다. 제5(a) 도에 도시된 바와 같이, 고립 절연막(42)은 실리콘 기판(41)의 표면에 형성된 홈에서 형성된다.
깊이가 약 0.3 내지 0.8㎛인 홈이 일차적으로 실리콘 기판(41)의 임의의 영역에서 공지된 드라이 에칭에 의해 형성되는 방식으로 이 고립 절연막이 형성되며, 그 후 두께가 약 2 내지 5nm인 실리콘 산화막이 홈의 측벽에 형성되며, 그리고 나서, SRO 막이 그 홈에 삽입되어 형성된다. 또는, SRO 막만이 홈에 삽입되도록 형성될 수 도 있다.
그 후 자기 정합 컨택트홀의 제조공정은 실시예 1의 경우와 유사하지만 실시예 1과는 구조가 다르기 때문에 상세하게 기재한다. 절연막(42,42a)은 상기한 것처럼 형성되며, 게이트 절연막(43)은 제5(a)도에 도시된 바와 같이 형성된다. 여기에서, 이 게이트 절연막은 두께가 약 4 내지 6nm인 실리콘 산화막이거나 실리콘 질산화막이다. 또한, MOS 트랜지스터, 즉 메모리셀부에 있는 전이 트랜지스터와 주변회로부에 있는 CMOS 트랜지스터가 형성된다. 메모리셀부에서 형성된 전이 트랜지스터의 제2 및 제3 게이트 전극(44,44a)은 티타늄 폴리사이드로 형성되며 치수는 약 0.2㎛이다. 그리고 나서, 게이트 전극(44a)이 고립 절연막(42)상에 형성된다. 또한, 인접한 게이트 전극(44,44a) 사이의 간격은 약 0.3㎛로 설정된다. 또한, 이들 게이트 전극(44,44a)의 막두께는 약 0.2㎛로 설정된다. 상기한 것과 대조적으로, 주변회로부에서 형성된 CMOS 트랜지스터의 제1 게이트 전극(45) 치수는 메모리셀부에 있는 전이 트랜지스터의 게이트 전극의 치수보다 더 크며, 약 0.3㎛로 설정된다. 다음에, 버퍼층(46)이 상기한 게이트 전극(44,44a,45)을 덮도록 형성되며, 또한 버퍼층(46)을 덮는 에칭 스토퍼층(47)이 형성된다. 여기에서, 버퍼층은 막두께가 약 10nm인 실리콘 산화막이며, 에칭 스토퍼층은 두께가 약 50nm인 SRO 막이다. 다음에, MOS 트랜지스터의 소오스와 드레인을 구성하는 얕은 확산층(48,48a)이 형성된다. 여기에서, 이들 얕은 확산층(48,48a)의 불순물 농도는 약 1×1018원자수/㎤ 이다.
상기한 배치 후에, 막두께가 약 150nm인 제1 피복 절연막이 증착되어 제5(b)도에 도시된 바와 같이 전표면을 덮는다. 여기에서, 제1 피복 절연막(49)은 CVD 법에 의해 형성된 실리콘 이산화막이다. 다음에, 비등방성 에치백이 제1 피복 절연막(49)에 행해진다. 그런 에치백으로, 제1 측벽층(50,50a)이 제5(c)도에 도시된 바와 같이 게이트 전극(44,44a,45)의 측벽에 형성된다. 여기에서, 제1 측벽층의 막두께는 10nm로 설정된다. 에치백 공정에서, 삽입 절연층(51)이 상기한 제1 측벽층의 형성과 함께 메모리셀부에서 짧은 격리 거리로 게이트 전극(44,44a) 사이에서 형성된다.
다음에, 공지된 선택적 이온 주입법에 의해, 불순물이 주변회로부에 있는 CMOS 트랜지스터의 얕은 확산층(48a)으로 다시 투입되며, 거기에 열처리가 행해지고, 그에 의해 제5(d)도에 도시된 바와 같이 깊은 확산층(46b)이 형성된다. 여기에서, 깊은 확산층의 불순분 농도는 1×1019내지 1×1020원자수/㎤ 이다. 즉, 주변회로부에 있는 CMOS 트랜지스터의 소오스와 드레인 확산층이 형성되어 공지된 LDD 구조를 보여준다. 다음에, 층간 절연막(53)이 형성된다. 여기에서, 층간 절연막은 두께가 약 400nm인 BPSG막이다. 그러한 배치후에, 컨택트홀에 대한 레지스트 마스크가 소정의 형태로 패터닝에 의해 형성된다. 그리고 나서, 층간 절연막(53)과 삽입 절연층(51)이 드라이 에칭용 마스크로써 레지스트 마스크(54)를 사용하여 에칭된다. 그런 방식으로 컨택트홀(55)이 형성된다. 여기에서, 에칭 스토퍼층(47)이 게이트 전극(44,44a)상에 형성되기 때문에, 컨택트홀(55)이 확산층(48) 상에 형성되며 고립 절연막(42)이 상기한 바와 같이 게이트 전극(44,44a)으로 자기 정합된다. 층간 절연막(53)과 삽입 절연층(51)의 드라이 에칭에서, 층간 절연막(53) 및 삽입 절연층(51)대 에칭 스토퍼층(7)의 에칭 비율이 더 높게 만들어지는 것이 더욱 바람직하다. 그런 목적을 위해, C4F8과 CO를 혼합한 가스가 RIE의 반응가스로 사용된다. 그런 가스를 선택함으로써, 이 에칭 비율은 약 20이 되며, 에칭 스토퍼층의 에칭 마스크로써의 기능을 얻을 수 있다.
다음에, 제5(e)도에 도시된 바와 같이, 제1 피복 절연막(56)이 증착되어 상기한 컨택트홀(55)과 층간 절연막(53)을 덮는다. 여기에서, 이 제2 피복 절연막(56)은 막두께가 약 60nm인 실리콘 산화막이다. 이 실리콘 산화막은 약 800℃ 정도의 막형성 온도에서 CVD 법에 의해 형성된 막이다.
그러한 배치후에, 제1 피복 절연막(56)이 전표면에 에치백된다.
여기에서, 에치백시에, C4F8과 CO 혼합 가스가 비등방성 RIE의 반응 가스로써 사용된다. 그런 방식으로, 제2 측벽(57)이 제5(f)도에 도시된 바와 같이 메모리셀부에 있는 전이 트랜지스터의 게이트 전극(44,44a)의 측벽부에 형성된다. 이 경우에 이 제2 측벽층(57)의 막두께는 약 50nm이다. 또한, 컨택트홀(55')의 최종 치수는 약 20nm이다. 여기에서, 고립 절연막의 노출부 영역은 자기 정합 컨택트홀(55')에서 약 100nm로 포함된다.
본 실시예의 경우에, 제1 피복 절연막으로써 사용되는 실리콘 이산화막 대 SRO 막의 드라이 에칭 비율을 확보하는 것이 중요하다. 에칭비율은 제6도를 기초하여 설명한다. 마그네트론형 장치가 드라이 에칭 장치로 사용된다. 이 경우에 장치의 고주파수 전원 주파수는 일반적으로 13.56 MHz 이다. 또한, C4F8에 CO를 혼합한 가스가 반응가스로서 투입된다. 제6도는 이 경우에는 실리콘 이산화막의 에칭률대 SRO 막의 에칭률의 비와 SRO에 함유된 실리콘 양 사이의 관계를 도시하는 그래프이다. 제6도에서 도시된 바와 같이, SRO 막에 함유된 실리콘 양이 35% 이상에 도달될 때, 에칭되는 15 이상이 된다. 여기에서, SRO 막에서의 실리콘 양이 약 33.3%가 될 때의 경우가 실리콘 이산화막에 해당한다. 이 사실은 실리콘 이산화막 보다 2% 이상 높은 과잉 실리콘을 함유하는 임의의 SRO 막이 제1 피복 절연막으로써 사용된다는 것을 나타낸다. 상기한 드라이 에칭은 그런 조건하에서 실행된다. 게다가, 실시예 3에서 층간 절연막으로 사용되는 BPSG 막의 에칭률은 실리콘 이산화막에 비해 매우 높다.
이 SRO 막은 고립 절연막으로 사용된다. 그러므로, SRO 막의 절연 내력을 확보하여야 한다. 제7도는 SRO 막의 비저항과 유전 상수 및 SRO 막의 과잉 실리콘 양 사이의 관계를 도시한다. 여기에서, SRO 막의 막두께는 100nm 이며, 인가 전기장이 낮은(1×108V/㎝ 이하) 경우의 값으로 비저항이 도시된다. 02㎛의 치수 기준으로 만들어진 DRAM과 같은 반도체 장치에서 확산층의 허용 누설 전류는 10-17암페어(A) 대이다. 즉, 고립 절연막의 비저항 값은 1014Ω·㎝ 이상일 경우에 충분하게 대응될 수 있는 범위로 된 SRO 막의 경우에서, 이러한 조건은 실리콘 양이 제7도에서 도시된 바와 같이 40at% 이하가 될 경우에 만족된다. 여기에서, 상기한 바와 같이 33.3% 에서의 실리콘 양의 경우가 실리콘 이산화막에 대응하는 것을 고려하면, 상기 조건은 실리콘 이산화막에서 과잉 실리콘 양이 6 at% 이하일 때 만족된다. 또한, SRO 막의 유전 상수는 이 범위 내에서 약 4가 되며, 이것은 실리콘 이산화막의 값과 동일하며 문제점은 생기지 않는다.
실시예 3의 경우에, 제1 측벽과 제2 측벽은 인산 유리나 붕산유리를 함유한 실리콘 산화막 보다 절연 내력이나 내수성이 더 높은 실리콘 이산화막으로 형성된다. 결국, 고품질의 반도페 장치가 실시예 1이나 실시예 2의 경우보다 더 쉽게 형성될 수 있다. 이런 방식에서, 벽두께가 두꺼운 측벽층이 높은 신뢰도를 요구하는 주변회로부의 CMOS 트랜지스터의 게이트 전극 측벽에 형성되며, 그리고 나서, 메모리셀부에서의 게이트 전극 사이에 있는 측벽층이 일단 제거되며, 얇은 막두께의 측벽층이 상대적으로 좁은 간격으로 위치한 메모리셀부에서 게이트 전극의 측벽에 다시 형성된다. 여기에서, 게이트 전극의 상부 표면에 형성된 에칭 스토퍼층은 이들 측벽층을 형성하기 위한 드라이 에칭의 마스크로서 사용된다. 결국, 반도체 장치에서, 특히 DRAM과 같은 반도체 기억장치에서, 메모리셀부의 배선용 컨택트홀을 자기 정합 방식으로 형성할 수 있으므로 높은 신뢰도를 보여준다. 또한, 컨택트홀 제조공정이 안정성이 있게 된다. 게다가, 종래 기술에서 자주 발생하는 트랜지스터 특성의 품질 저하와 주변회로부에서 CMOS의 신뢰도의 감소 및 메모리셀부의 고밀도와 정밀도는 반도체 장치의 크기의 감소와 큰 용량의 획득을 더 쉽게 촉진시키게 된다. 또한, 반도체 장치의 성능이나 수득률은 향상되며, 그에 의한 편차도 크게 줄어든다.
발명이 특수한 실시예를 참조하여 기재되었지만, 이 기재는 한정되는 의미로 해석되는 것이 아니다. 본 발명의 기재를 참조하여 당업자는 개시된 실시예의 다양한 변경을 가할 수 있다. 첨부된 청구항은 본 발명의 범위 내에서 어떤 변경이나 실시예를 망라할 것이다.

Claims (19)

  1. 반도체 기판에 다수의 배선을 형성하는 단계와,
    상기 다수의 배선의 측면에 측벽층을 형성하는 단계와,
    상기 다수의 배선과 상기 측벽층을 덮는 층간 절연막을 형성하는 단계와,
    상기 측벽층의 에칭률을 상기 층간 절연막의 에칭률 보다 같거나 높게 만들어서 상기 다수의 배선 사이에 놓인 상기 층간 절연막의 일부 및 상기 측벽층의 일부를 에칭함으로써 상기 층간 절연막에 컨택트홀을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  2. 제1항에 있어서, 불순물 도핑 실리콘 산화막이 상기 층간 절연막과 상기 측벽층으로써 사용되는 것을 특징으로 하는 반도체 장치 제조방법.
  3. 제2항에 있어서, 상기 불순물 도핑 실리콘 산화막이 PSG막, BSG막, BPSG막 및 그의 적층막으로 구성된 막군으로부터 선택되는 것을 특징으로 하는 반도체 장치 제조방법.
  4. 제1항에 있어서, 상기 다수의 배선 사이의 간격이 상기 측벽층으로 채워짐으로써 삽입 절연층을 구성하며, 상기 컨택트홀이 상기 층간 절연막에서 형성될 때, 상기 삽입 절연층에 컨택트홀이 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  5. 제4항에 있어서, 불순물 도핑 실리콘 산화막이 상기 층간 절연막과 상기 삽입 절연층으로써 사용되는 것을 특징으로 하는 반도체 장치 제조방법.
  6. 제5항에 있어서, 상기 불순물 도핑 실리콘 산화막이 PSG막, BSG막, BPSG막 및 그의 적층막으로 구성된 막군으로부터 선택되는 것을 특징으로 하는 반도체 장치 제조방법.
  7. 반도체 기판 위에 다수의 배선을 형성하는 단계와,
    상기 다수의 배선 각각에 에칭 스토퍼막을 형성하는 단계와,
    상기 다수의 배선의 측면에 측벽층을 형성하는 단계와.
    상기 다수의 배선과 상기 측벽층을 덮는 층간 절연막을 형성하는 단계와,
    상기 다수의 배선 사이에서 층간 절연막의 일부를 제거하는 단계를 구비하며, 상기 에칭 스토퍼막의 에칭률을 상기 층간 절연막의 에칭률 보다 낮게 만들고 상기 측벽층의 에칭률을 상기 층간 절연막의 에칭률보다 같거나 높게 만들고, 그에 의해 상기 층간 절연막에 컨택트홀을 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
  8. 제7항에 있어서, 불순물 도핑 실리콘 산화막이 상기 층간 절연막과 상기 측벽층으로써 사용되는 것을 특징으로 하는 반도체 장치 제조방법.
  9. 제8항에 있어서, 상기 불순물 도핑 실리콘 산화막이 PSG 막, BSG 막, BPSG 막 및 그의 적층막으로 구성된 막군으로부터 선택되는 것을 특징으로 하는 반도체 장치 제조방법.
  10. 제7항에 있어서, 상기 측벽층이 불순물 도핑 실리콘 산화막과 코팅 절연막을 가지며, 상기 코팅 절연막이 상기 반도체 기판의 표면을 덮으며 상기 불순물 도핑 실리콘 산화막이 상기 반도체 기판에 접근하는 것을 방지하는 것을 특징으로 하는 반도체 장치 제조방법.
  11. 제7항에 있어서, 절연막으로 상기 컨택트홀에서 상기 다수의 배선의 노출된 측면을 덮는 단계를 또한 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  12. 제7항에 있어서, 상기 다수의 배선 사이의 간격이 상기 측벽층으로 채워짐으로써 삽입 절연층을 구성하며, 상기 컨택트홀이 상기 층간 절연막에서 형성될 때, 상기 삽입 절연층에 컨택트홀이 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  13. 제12항에 있어서, 상기 삽입 절연층이 불순물 도핑 실리콘 산화막과 코팅 절연막을 가지며, 상기 코팅 절연막이 상기 반도체 기판의 표면을 덮으며 상기 불순물 도핑 실리콘 산화막이 상기 기판에 접근하는 것을 방지하는 것을 특징으로 하는 반도체 장치 제조방법.
  14. 제12항에 있어서, 불순물 도핑 실리콘 산화막이 상기 층간 절연막과 상기 삽입 절연층으로서 사용되는 것을 특징으로 하는 반도체 장치 제조방법.
  15. 제14항에 있어서, 상기 불순물 도핑 실리콘 산화막이 PSG 막, BSG 막, BPSG 막 및 그의 적층막으로 구성된 막군으로부터 선택되는 것을 특징으로 하는 반도체 장치 제조방법.
  16. 반도체 기판을 메모리셀부와 주변회로부로 분할하는 단계와,
    상기 주변회로부 위에 제1 게이트 전극을 형성하는 단계와,
    상기 메모리셀부 위에 제2 및 제3 게이트 전극을 형성하는 단계와,
    상기 제2 및 제3 게이트 전극에 각각 에칭 스토퍼층을 형성하는 단계와,
    상기 주변회로부와 상기 메모리셀부에 얕은 소오스와 드레인 영역을 형성하며, 상기 얕은 소오스와 드레인 영역이 각각 상기 제1 내지 제3 게이트 전극으로 정렬되는 단계와,
    상기 제1 내지 제3 게이트 전극의 측면 각각에 측벽층을 형성하는 단계와,
    상기 주변회로부에 깊은 소오스와 드레인 영역을 형성하며, 상기 얕은 소오스와 드레인 보다 더 깊은 상기 깊은 소오스와 드레인 영역이 상기 제1 게이트 전극의 측면에 형성된 상기 측벽층으로 정렬되는 단계와,
    상기 제1 내지 제3 게이트 전극과 상기 측벽층을 덮는 층간 절연막을 형성하는 단계와,
    상기 제2 및 제3 게이트 전극 사이에 놓인 층간 절연막의 일부를 에칭하는 단계를 구비사며, 상기 에칭 스토퍼막의 에칭률을 상기 층간 절연막의 에칭률 보다 낮게 만들고 상기 측벽층의 에칭률을 상기 층간 절연막의 에칭률 보다 같거나 높게 만들고, 그로 인해 상기 층간 절연막에 컨택트홀을 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
  17. 제16항에 있어서, 불순물 도핑 실리콘 산화막이 상기 층간 절연막과 상기 측벽층으로써 사용되는 것을 특징으로 하는 반도체 장치 제조방법.
  18. 제17항에 있어서, 상기 불순물 도핑 실리콘 산화막이 PSG 막, BSG 막, BPSG 막 및 그의 적층막으로 구성된 막군으로부터 선택되는 것을 특징으로 하는 반도체 장치 제조방법.
  19. 제16항에 있어서, 상기 제2 및 제3 게이트 전극 사이의 간격이 상기 측벽층으로 채워짐으로써 삽입 절연층을 구성하며, 상기 컨택트홀이 상기 층간 절연막에 형성될 때, 상기 삽입 절연층에서 컨택트홀이 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
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