JPS62219659A - Ｍｏｓ型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＯＳ型半導体記憶装置に係り、特に微細な素
子においても動作上十分な蓄積容量を得ることの出来る
ＭＯＳ型半導体記憶装置に係るものである。

〔従来の技術〕

ＭＯ５型半導体記憶装置、特に、ｄＲＡＭ（ダイナミッ
ク・ランダム・アクセス・メモリ）は３年で４倍という
集積度の向上を実現し、既に主流は６４Ｋから２５６に
へと移り、ＩＭの量産も間近い状況にある。この高集積
化は、いわゆるスケーリング則と呼ばれる素子寸法の微
細化によって達成されてきた。

しかし、近年、微細化に伴う蓄積容量の減少のため、Ｓ
／Ｎ比の低下やα線の入射による信号反転等の弊害が顕
在化してきた。

このため、蓄積容量を増加させる目的で、様々な構造の
メモリセルが提案されている。例えば、基板に垂直に溝
を掘り、その側壁を利用するトレンチ・キャパシタもそ
のひとつである。このトレンチ・キャパシタの容量は溝
の深さによって決まるため、非常に小さな面積で大容量
が得られる。

しかし、この方式では、隣接する溝間のリーク電流等の
問題がある。

上記のトレンチ・キャパシタに対して、キャパシタ部を
ワード線や素子間分離用の厚い酸化膜上に積み上げ、実
効的なキャパシタ面積を増加させる試みもなされている
（例えば、アイ・イー・イー・イー、インターナショナ
ル、エレクトロン、デバイス、ミーティング、テクニカ
ルダイジェスト、ＩＥＥＥ　Ｉｎｔ、　Ｅｌｅｃｔｒｏ
ｎ　ＤｅｖｊｃｅｓＭｅｅｔｉｎｇ、　Ｔｅｃｈ。

Ｄｉｇ、、　ｐ３４８−３５１．　Ｄｅｃ（１９７８）
におけるＫｏｙａｎａｇｉ。

Ｓｕｎａｍｉ、　ＨａｓｈｉｍｏｔｏおよびＡｓｈｉｋ
ａｗａ等による“Ｎｏｖｅｌ　ｈｉｇｈ　ｄｅｎｓｉｔ
ｙ、　５ｔａｃｋｅｄ　ＣａｐａｃｉｔｏｒＭＯＳＲＡ
Ｍに記載）。

第２図は、上記のごとき従来の積み上げ型キャパシタを
有するｄＲＡＭの断面図である。

以下にその構造を説明する。

第２図において、ビット線に接続するドレイン５、ワー
ド線に接続するゲート電極４、キャパシタの一方の電極
となるソース６とからなるＭＯＳトランジスタ（スイッ
チング用のトランジスタ）が素子間分離用の厚い酸化膜
２に囲まれた領域に作られている。

また、上記のソース６に接し、しかも一部がゲート電極
４と素子間分離酸化膜２の上に乗るように多結晶シリコ
ン８が形成されており、この表面に絶縁膜９が形成され
ている。このため、ソース６の基板表面部分のみに絶縁
膜を形成する平面型キャパシタに比較して、面積を大き
くすることが可能となる。

なお、第２図において、１は半導体基板、３はゲート酸
化膜、７は層間分離用酸化膜、１０は電源電位にあるキ
ャパシタの他方の電極、１１は層間分離膜、１５はワー
ド線、１６はビット線、１７は電源電位を示す。

〔発明が解決しようとする問題点〕

上記のごとき従来の積み上げ型キャパシタ・セルでは、
キャパシタ用の絶縁膜として、堆積させた多結晶シリコ
ン８の表面を直接酸化して形成した二酸化ケイ素膜（Ｓ
　ｉ　Ｏｔ　）や堆積させた窒化ケイ素膜（Ｓ１３Ｎ４
）を用いるか、またはそれらの二層膜を用いている。こ
のため、従来の平面型キャパシタに比べて容量の増加は
面積の増加分しかなく、より一層、セル面積を小さくし
ていった時には十分な蓄積容量が確保できなくなるとい
う間＝４− 題があった。

本発明の目的は、従来の積み上げ型キャパシタ・セルと
面積的には同等ながら、蓄積容量は従来のものより遥か
に大きな容量が得られるＭＯＳ型半導体記憶装置を提供
する、もしくは、従来の積み上げ型キャパシタ・セルに
比べて面積は小さいながら、蓄積容量は従来のものと同
様のＭＯＳ型半導体記憶装置を提供することにある。

〔問題点を解決するための手段〕

上記の目的は、キャパシタの絶縁膜として、二酸化ケイ
素や窒化シリコンに替わってそれらよりも比誘電率の大
きな絶縁材料を用いることで解決できる。例えば五酸化
タンタル（’ｒａｚｏｓ）の比誘電率は２０〜２５であ
り、Ｓ　ｊ、　Ｏ、と比べて同じキャパシタ面積ならば
５倍程度の容量増加が期待でき、また、同じ容量を実現
するためには、キャパシタの面積は１１５ですむ。

しかし、Ｔａ２ｏ、、を従来の積み上げ型キャパシタに
適用しようとすると様々な問題が生じる。例えば、積み
上げ型キャパシタ・セルでは前記第２図に示したように
、一方のキャパシタ電極として多結晶シリコンを用いて
いるため、多結晶シリコン表面に存在する凹凸が電界集
中の原因となり、耐圧や長期的信頼性を低下させる要因
となっている。特にＴａ２Ｏ，膜などのように、スパッ
タ法等の物理的蒸着方法で堆積させる場合には、下地の
凹凸の影響が大きい。

これを解決するためのひとつの手段として、イクステン
ディド、アブストラクト、オブ、エレクトロケミカル、
ソサイアティ、スプリング、ミーティング、ｐ１９０−
１９１、アブストラクトＮｏ、　１２５゜（１９８４）
　（Ｅｘｔｅｎｄｅｄ　Ａｂｓｔｒａｃｔ　ｏｆ　Ｅｌ
ｅｃｔｒｏｃｈｅｍｉｃａｌＳｏｃｉｅｔｙ、　Ｓｐｒ
ｉｎｇ　Ｍｅｅｔｉｎｇ）におけるＮ１５ｈｉｏｋａ。

Ｋｉｍｕｒａ、　Ｍｕｋａｉ等による“Ｄｉｅｌｅｃｔ
ｒｉｃ　Ｃｈａｒａｃｔｅｒ−ｉｓｔｉｃ　ｏｆ　ａ　
ｖｅｒｙ　ｔｈｉｎ　Ｔａ２Ｏ，ＭＩＳ　ｃａｐａｃｉ
ｔｏｒ”と題する論文において論じられているように、
ＴａＺ　Ｏｓ　／　Ｓ　ｉの二層構造に酸化処理を加え
、界面にＳｉＯ□膜を成長させるという方法を利用する
ことが考えられる。

この方法は、酸素がＴａ、Ｏ，膜中を拡散してゆき、界
面でＳｉと反応して酸化膜ができるものである。しかも
、酸素はＴａ２Ｏ，膜の特に薄い部分を拡散するため、
ピンホール等の欠陥の救済が可能となる。

しかし、この方法を用いても、Ｓｉｏ、とＳｉの界面に
は、多結晶シリコンの凹凸を反映した電界集中点は残る
。

そこで、本発明では、第１図に示したように、電極形状
に加工した多結晶シリコン８の表面全体にＳｉ、Ｎ４膜
１２を堆積させ、この上にＴａ、Ｏ，膜１３を堆積し、
この状態で酸化処理を行い、Ｔａ、Ｏ。

膜１３中を通った酸素によってＳｉ、Ｎ４膜１２を直接
酸化し、界面にＳｉｎ、ｌｌ１１４を形成した。これに
よって、Ｔ　ａ、　Ｏｓ　／　Ｓ　ｉ　Ｏｚ　／　Ｓ　
ｉａ　Ｎ　４の三層絶縁膜構造を形成した。

なお、多結晶シリコンの加工端のように、基板に対して
ほぼ垂直になっているためＴａ、Ｏ，膜１３が被着しに
くい所では、Ｓ　ｉ　Ｏ２／　Ｓ　ｉａ　Ｎ　＊の二層
絶縁膜構造ができる。

〔作用〕

一／− 多結晶シリコン８の表面にＳｉ、Ｎ４膜１２を堆積させ
る場合は、一般に公知の低圧ＣＶＤ（Ｃｈｅｍｉｃａｌ
　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法が用いられる
。

この方法は、大気圧以下の雰囲気内にＳｉＨ４とＮＨ３
のガスを導入し、これを熱分解させることによってＳｉ
３Ｎ４膜を形成する手法である。

この方法は、低圧であるため、被覆性等の点で物理的な
蒸着方法に比べて優れている。このため、凹凸のある基
板に堆積させた場合には、その凹凸を緩和するようにな
り、電圧を印加した時の電界集中が抑えられる。このよ
うな効果は、多結晶シリコンを直接酸化した場合には期
待できない効果である。

また、低圧ＣＶＤ法で形成したＳｉ３Ｎ４膜のステップ
・カバレッジは非常に良いため、加工した端のように、
基板に垂直な側壁にもほぼ均一に膜を被着させることが
可能である。

次に、上記の５Ｌ３Ｎ、膜１２の上に、Ｔａ２０＝膜１
３を堆積させて二層膜を作る。この際、加工端への被覆
性はおどる。この二層膜構造でも十分にキャパンタ絶縁
膜としての特性を有しているが、加工端のようにＳｉ、
Ｎ４の単層膜ではＳｉ、Ｎ、膜に存在するピンホール等
の潜在欠陥のために、必ずしも十分な耐圧等を有してい
るという訳ではない。

そこで、さらに、上記の構造に酸化処理を加え、Ｓｉ、
Ｎ、膜の表面に酸化膜１４を形成してやるとピンホール
等がふさがり、耐圧が向上する。

Ｔａ２Ｏ，とＳｉ、Ｎ４の二層膜においても、Ｔａ、０
゜膜中を拡散した酸素によって下地のＳｉ、Ｎ、の極く
表面のみが酸化され、Ｓｉ、Ｎ、のピンホール低減に大
きな効果がある。

このように、Ｔ　ａ、　Ｏｓ　／　Ｓ　ｉ　Ｏｚ　／　
Ｓ　ｉｓ　Ｎ　４の三層絶縁膜構造とＳ　１０２　／　
Ｓ　ｌａ　Ｎ　４膜との二層絶縁膜構造を共存させるこ
とによって、容量が大きく、かつ、長期的信頼性にもす
ぐれた電荷蓄積キャパシタが得られる。

〔実施例〕

以下、本発明の一実施例を第３図により説明する。第３
図は、本発明を実施するための工程図であり、第３図の
（ａ）〜（ｆ）は各工程における断面図を示しである。

第３図において、まず（ａ）は、従来の公知方法で作成
したＭｏＳトランジスタの断面図である。

番号の指し示す各部分は、第１図に示したものと同じで
ある。

この上に、（ｂ）のようにキャパシタの一方の電極とな
る多結晶シリコン８を堆積させ、ソース６と同じ導電型
にするために、りん拡散やイオン打込み等によって不純
物を導入する。その後、公知のホトリソグラフ法やドラ
イエツチング法を用いて必要な部分のみを残して他を除
去する。膜厚は例えば２５０ｎｍである。

この上に公知の低圧ＣＶＤ法を用いて、（ｃ）のように
５１３Ｎ４膜１２を１５ｎｍ程度の厚さに堆積させる。

低圧ＣＶＤ法ではステップ・カバレッジが良いため、加
工端のように基板に垂直な部分にも同じ膜厚で被着させ
ることができる。

この上にＴａ、Ｏ，膜１３を（ｄ）のように堆積させる
。Ｔａ、Ｏｓ膜は様々な方法で形成可能であるが、化学
量論組成や膜の緻密性などの点から、反応性スパッタ法
が適している。

本実施例では、９９．９９％のタンタル板をターゲット
に用い、アルゴンと酸素の混合ガス中でスパッタを行な
う反応性スパッタ法を用いた。膜厚は２０ｎ曹以下であ
る。

なお１反応性スパッタ法のような物理的な蒸着方法はス
テップ・カバレッジが悪いため、加工端の側壁にはＴａ
、Ｏ，膜がつかないことがある。

次に、（ｄ）のような状態のものに酸化処理を施すと、
Ｓｉ、Ｎ４膜１２の露出している所はＳｉ、Ｎ４膜がそ
のまま酸化され、表面に数ｎｍのＳ　ｉｏ２膜１４が形
成される。Ｔａ、Ｏ，膜１３に被われた部分でも、酸素
はＴａ、Ｏｓ膜中を容易に拡散してゆくため、その酸素
がＳｉ、Ｎ、膜と反応してＳｕｎ、膜ができる（ｅ）。

本実施例では９００℃、７気圧の高圧酸化法を用いた。

このようにして、同一キャパシタ上に、Ｔａ、Ｏｓ／５
ｉｏ２／Ｓｉ３Ｎ４の三層絶縁膜とＳ　ｉｏ２／　Ｓ　
１３　Ｎ　４の二層絶縁膜が形成される。本実施例では
、三層絶縁膜と二層絶縁膜が共存している構−ｎ− 造について言及した。しかし、Ｔａ２Ｏ，膜の被覆性が
良い場合には、キャパシタ全面に三層絶縁膜が形成され
る。

最後に、（ｆ）のように、キャパシタの他方の電極１０
を堆積させ、かつ、必要な部分を残して他を除去する。

また、配線に継がるコンタクトホール上の絶縁膜も同時
に除去する。このようにして、キャパシタ部が完成する
。

次に、第４図は、本発明のＭＯＳ半導体記憶装置のレイ
アウト図である。

第４図において、２は素子間分離用の厚い絶縁膜、１５
はワード線、８はＭＯＳ）−ランジスタのドレインに接
続するキャパシタの一方の電極である。

また１０はキャパシタの他方の電極であり、ビット線が
接続されるコンタクトホール１１の領域を残して全面を
被っている。

なお、この第４図では煩雑になるのを防ぐためにビット
線は省略している。

また、この実施例では、回路動作上の雑音を低減させる
ために折り返しビット線構成になっているが、開放ビッ
ト線構成も可能である。

次に、第５図は、本発明の他の実施例の断面図である。

前記第１図の実施例においては、説明を簡略化するため
、スイッチング用のＭＯＳトランジスタとして最も単純
な構造のものを例として説明した。

すなわち、上記の構造は、ソース・ドレイン領域の不純
物濃度が基板上の横方向でほぼ一定になっているもので
ある。

ゲートの実効チャンネル長が２＃ｌ１以上の場合は、上
記のごとき単純なソース・ドレイン構造でも、動作上や
信頼性の点でなんら問題がない。しかし、ゲート長が短
くなるに従って、ドレイン端での電界集中が顕著になり
、ホットキャリアの注入による特性変動が大きな問題と
なってくる。

上記の問題を解決する一つの方法として提案されたのが
、第５図に示したＬ　Ｄ　Ｄ　（ＬｉｇｈｔｌｙＤｏｐ
ｅｄ　Ｄｒａｉｎ）構造である。

この構造は、ソース・ドレイン端に低濃度不純物層を形
成することによって、電界集中を緩和するようにしたも
のである。第５図において、５′はＬＤＤ構造のドレイ
ン、６′はＬＤＤ構造のソースを示す。

第５図に示すごとく、本発明の半導体記憶装置において
も、上記のＬＤＤ構造のトランジスタを用いることが出
来る。

ＬＤＤ構造においては、熱処理によるＬＤＤプロファイ
ルの変化を抑える必要があるので、ＬＤＤ形成後に高温
熱処理のあるプロセスは好ましくない。

その点、本発明においては、プロファイルに影響を及ぼ
すような熱処理工程はない０例えば、多結晶シリコン８
やＳｉ、Ｎ、膜１２の形成には、７００℃程度のＣＶＤ
法が用いられており、またＴａ、Ｏ。

膜１３は、スパッタ法で形成するので室温での堆積が可
能である。更に、Ｔａ、Ｏ，膜形成後の酸化工程も１０
００℃以下の高圧酸化法が用いられている。

上記のごとく、ソース・ドレインの不純物濃度プロファ
イルを厳密に制御する必要のあるＬＤＤ構造のトランジ
スタをスイッチング用トランジスタとじて用いる場合で
も本発明を適用することが出来る。

〔発明の効果〕

本発明によれば、同じ容量を得るのに、従来のキャパシ
タに比べて面積を大幅に縮少することが出来るだけでな
く、耐圧や長期的信頼性等にも非常に優れているため、
微細なメモリセルの作製が可能となり、ＭＯＳ型半導体
装置の高集積化に優れた効果がある。

【図面の簡単な説明】

第１図は本発明による積み上げ型キャパシタ・セルを有
するＭＯＳ型半導体記憶装置の一実施例の断面図、第２
図は従来の積み上げ型キャパシタ・セルを有するＭＯＳ
型半導体記憶装置の断面図。 第３図は本発明によるＭＯＳ型半導体記憶装置を作製す
るための工程図、第４図は本発明のＭＯＳ型半導体記憶
装置のレイアウトの一実施例図、第５図は本発明の他の
実施例の断面図である。 く符号の説明〉 １・・・半導体基板　　　　２・・・素子間分離用酸化
膜３・・・ゲート酸化膜　　　４・・・ゲート電極５・
・・ドレイン ５′・・・ＬＤＤ構造のドレイン ６・・・ソース ６′・・・ＬＤＤ構造のソース ７・・・層間分離膜　　　　８・・・多結晶シリコン９
・・・キャパシタ酸化膜 １０・・・キャパシタの他方の電極 １１・・・層間分離膜　　　　１２・・・Ｓｉ、Ｎ４膜
１３・・・Ｔａ、　Ｏ，膜　　　　１４・・・Ｓｉｏ２
膜１５・・・ワード線　　　　　１６・・・ビット線１
７・・・電源電位

Claims (1)

1. 【特許請求の範囲】 １、ビット線に接続されるドレイン領域と、ワード線に
   接続されるゲート電極と、蓄積容量の一方の電極となる
   ソース領域とから形成されるＭＯＳ型トランジスタと、
   上記ソース領域に接し、かつ、該ソース領域と導電形の
   等しい導電体層を一方の電極とし、電源電圧に接続され
   る導電体層を他方の電極とし、上記の両電極及び上記の
   両電極に挟まれた絶縁膜とから形成された蓄積容量と、
   によって構成されたＭＯＳ型半導体記憶装置において、
   上記蓄積容量の絶縁膜として、五酸化タンタルと二酸化
   ケイ素と窒化シリコンの三層膜、または五酸化タンタル
   と窒化シリコンの二層膜を用いるか、若しくは二酸化ケ
   イ素と窒化シリコンの二層膜と上記の多層膜のいずれか
   一方との組合せを用いることを特徴とするＭＯＳ型半導
   体記憶装置。 ２、上記二酸化ケイ素と窒化シリコンの二層膜における
   二酸化ケイ素として、上記窒化シリコン表面を直接に酸
   化することによって形成した膜を用いることを特徴とす
   る特許請求の範囲第１項記載のＭＯＳ型半導体記憶装置
   。 ３、上記五酸化タンタルと二酸化ケイ素と窒化シリコン
   の三層膜における二酸化ケイ素として、上記五酸化タン
   タル膜中に拡散した酸化種によって上記窒化シリコン表
   面が直接に酸化された結果、形成された膜を用いること
   を特徴とする特許請求の範囲第１項記載のＭＯＳ型半導
   体記憶装置。