JPH02135776A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02135776A JPH02135776A JP63288840A JP28884088A JPH02135776A JP H02135776 A JPH02135776 A JP H02135776A JP 63288840 A JP63288840 A JP 63288840A JP 28884088 A JP28884088 A JP 28884088A JP H02135776 A JPH02135776 A JP H02135776A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置に係り、特に高集積化に好適
な半導体記憶装置に関する。
な半導体記憶装置に関する。
従来の半導体記憶装置は、例えば、1988年ブイ・エ
ルニスアイ・シンポジウム第21及び22頁(1988
V L S I Symposium、 p21〜22
)で論じられている。
ルニスアイ・シンポジウム第21及び22頁(1988
V L S I Symposium、 p21〜22
)で論じられている。
この半導体記憶装置は、第2図に示すように、p中基板
21を電極として用いたいわゆる基板プレート型の溝容
量を用いたものである。溝容量上には、溝容量の周囲の
単結晶を核としてエピタキシャル成長させたp−″Si
単結晶層25、n型S1単結晶層26を有し、このn型
Si単結晶層26の表面にPチャネルMOSトランジス
タを有する。このトランジスタのソース又はドレイン1
12は2士多結晶Siからなる蓄積電極16とp1不純
物層からなる導電体19と電気的に接続され、全体とし
て1トランジスタ1容量のDRAM用半導体記憶装置を
構成している。
21を電極として用いたいわゆる基板プレート型の溝容
量を用いたものである。溝容量上には、溝容量の周囲の
単結晶を核としてエピタキシャル成長させたp−″Si
単結晶層25、n型S1単結晶層26を有し、このn型
Si単結晶層26の表面にPチャネルMOSトランジス
タを有する。このトランジスタのソース又はドレイン1
12は2士多結晶Siからなる蓄積電極16とp1不純
物層からなる導電体19と電気的に接続され、全体とし
て1トランジスタ1容量のDRAM用半導体記憶装置を
構成している。
上記従来技術は、トランジスタのソース又はドレインと
溝容量とを接続する導電体19としてp+不純物層を用
いているため、不純物が横方向に拡散し、隣接トランジ
スタの電気特性に影響を与えるという問題があった。さ
らに空乏化による容量の損失を防ぐために高濃度の2士
Si基板21を用いると、後のエピタキシャル形成等の
熱工程において、高濃度の不純物が基板表面に向って拡
散し、基板表面に形成しである半導体素子の電気的特性
に影響を及ぼす。これを防ぐために、p−8i単結晶層
25あるいはn型Si単結晶層26を厚くすると、トラ
ンジスタと溝容量間の距離が増え、両者の電気的接続の
難度が増すという問題があった。
溝容量とを接続する導電体19としてp+不純物層を用
いているため、不純物が横方向に拡散し、隣接トランジ
スタの電気特性に影響を与えるという問題があった。さ
らに空乏化による容量の損失を防ぐために高濃度の2士
Si基板21を用いると、後のエピタキシャル形成等の
熱工程において、高濃度の不純物が基板表面に向って拡
散し、基板表面に形成しである半導体素子の電気的特性
に影響を及ぼす。これを防ぐために、p−8i単結晶層
25あるいはn型Si単結晶層26を厚くすると、トラ
ンジスタと溝容量間の距離が増え、両者の電気的接続の
難度が増すという問題があった。
本発明は、トランジスタのソース又はドレインと溝容量
とを接続する導電体中の不純物が隣接トランジスタに影
響を与えることのない構造の半導体記憶装置を提供する
ことを目的とし、さらに大きな容量を有する半導体記憶
装置を提供することを目的とする。
とを接続する導電体中の不純物が隣接トランジスタに影
響を与えることのない構造の半導体記憶装置を提供する
ことを目的とし、さらに大きな容量を有する半導体記憶
装置を提供することを目的とする。
上記目的は、絶縁ゲート型電界効果トランジスタと容量
とを少なくとも有し、該容量の少なくとも一部は半導体
基板中に形成された溝の中に設けられた半導体記憶装置
において、上記電界効果トランジスタのソース又はドレ
インと上記容量の蓄積iii極とを電気的に接続する導
電体の周囲を絶縁膜で囲んだことを特徴とする半導体記
憶装置によって達成され、さらに絶縁ゲート型電界効果
トランジスタと容量とを少なくとも有し、該容量の少な
くとも一部は半導体基板中に形成された溝の中に設けら
れた半導体記憶装置において、上記容量の蓄積電極は、
周囲を絶縁膜で囲まれた電極の内側に他の絶縁膜を介し
て埋め込まれ、該蓄積電極と上記電界効果トランジスタ
のソース又はドレインとは周囲を絶縁膜で囲まれた導電
体により電気的に接続されていることを特徴とする半導
体記憶装置によって達成される。
とを少なくとも有し、該容量の少なくとも一部は半導体
基板中に形成された溝の中に設けられた半導体記憶装置
において、上記電界効果トランジスタのソース又はドレ
インと上記容量の蓄積iii極とを電気的に接続する導
電体の周囲を絶縁膜で囲んだことを特徴とする半導体記
憶装置によって達成され、さらに絶縁ゲート型電界効果
トランジスタと容量とを少なくとも有し、該容量の少な
くとも一部は半導体基板中に形成された溝の中に設けら
れた半導体記憶装置において、上記容量の蓄積電極は、
周囲を絶縁膜で囲まれた電極の内側に他の絶縁膜を介し
て埋め込まれ、該蓄積電極と上記電界効果トランジスタ
のソース又はドレインとは周囲を絶縁膜で囲まれた導電
体により電気的に接続されていることを特徴とする半導
体記憶装置によって達成される。
電界効果トランジスタのソース又はドレインと容量の蓄
積電極とを電気的に接続する導電体として周囲を絶縁膜
で囲んだ導電体を用いることにより、横方向への不純物
拡散を防止し、隣接素子の電気特性に影響を与えること
がない。
積電極とを電気的に接続する導電体として周囲を絶縁膜
で囲んだ導電体を用いることにより、横方向への不純物
拡散を防止し、隣接素子の電気特性に影響を与えること
がない。
また、高濃度不純物層を持つ基板を用いないときは、高
濃度不純物が基板表面に向って拡散し。
濃度不純物が基板表面に向って拡散し。
基板表面の各種素子への電気特性に影響を与えることが
ない、さらに高濃度領域と低濃度領域の境界領域を容量
電極として用いる必要がないため、この境界領域の空乏
化による容量の損失を防ぐことができる。
ない、さらに高濃度領域と低濃度領域の境界領域を容量
電極として用いる必要がないため、この境界領域の空乏
化による容量の損失を防ぐことができる。
以下、本発明を図面を用いて説明する。
実施例 1
第1図に本発明の一実施例の半導体記憶装置の断面図を
示す。p型S1基板11内に埋め込まれ、周囲を5i0
2の絶縁膜13で囲まれたn型多結晶Siからなる鞘型
の電極14、キャパシタ絶縁膜15、n型多結晶Siの
蓄積電極16を含む溝容量と、Si基板表面に形成され
たワード線113. n“拡散層からなるソース又はド
レイン112を含むトランジスタとからl +−ランジ
スタ1容量の半導体記憶装置が構成される。Si基板内
に埋め込まれた容量の蓄積電極16とトランジスタのソ
ース又はドレイン1】2とは、周囲をSiO□の絶縁膜
18で囲まれたn型多結晶Siの導電体19で電気的に
接続される。
示す。p型S1基板11内に埋め込まれ、周囲を5i0
2の絶縁膜13で囲まれたn型多結晶Siからなる鞘型
の電極14、キャパシタ絶縁膜15、n型多結晶Siの
蓄積電極16を含む溝容量と、Si基板表面に形成され
たワード線113. n“拡散層からなるソース又はド
レイン112を含むトランジスタとからl +−ランジ
スタ1容量の半導体記憶装置が構成される。Si基板内
に埋め込まれた容量の蓄積電極16とトランジスタのソ
ース又はドレイン1】2とは、周囲をSiO□の絶縁膜
18で囲まれたn型多結晶Siの導電体19で電気的に
接続される。
また鞘型の電極14は、基板内に埋め込まれたnす拡散
層の導電層12と電気的に接続しており、この導電層1
2を介して自由に電位を制御し得る。
層の導電層12と電気的に接続しており、この導電層1
2を介して自由に電位を制御し得る。
従来の半導体記憶装置においては、第2図に示すように
p+Si基板21と導電体19とのショートを防ぐ為、
溝容量の表面とp”si基板部表面との間には0.5μ
m程度の余裕を必要とする。この部分は不純物濃度が低
い為、ここを容量の電極として用いても空乏化による容
量損失が大きい、従って所望の容量を得ようとすると、
空乏化で損失となる分、深い溝を形成する必要があり、
プロセスの麺皮が増す1本実施例の構造において、上記
0.5μm程度の容量として無効な領域はなく、同じ溝
深さを用いた場合の容量値が従来例より大きくなるとい
う効果もある。
p+Si基板21と導電体19とのショートを防ぐ為、
溝容量の表面とp”si基板部表面との間には0.5μ
m程度の余裕を必要とする。この部分は不純物濃度が低
い為、ここを容量の電極として用いても空乏化による容
量損失が大きい、従って所望の容量を得ようとすると、
空乏化で損失となる分、深い溝を形成する必要があり、
プロセスの麺皮が増す1本実施例の構造において、上記
0.5μm程度の容量として無効な領域はなく、同じ溝
深さを用いた場合の容量値が従来例より大きくなるとい
う効果もある。
実施例 2
第3図に、本発明の他の実施例の半導体記憶装置の製造
方法の工程図を示す。
方法の工程図を示す。
p型St基板11上に熱酸化法で、厚さ約20nmのS
in、31を形成した後、化学気相成長法(CVD法)
を用いて厚さ200nmのSi、N、32を被着する(
第3図(a))。図示してはいないが、レジストパター
ンを7’ス’) トシテ、 Si、N432. Sin
。
in、31を形成した後、化学気相成長法(CVD法)
を用いて厚さ200nmのSi、N、32を被着する(
第3図(a))。図示してはいないが、レジストパター
ンを7’ス’) トシテ、 Si、N432. Sin
。
31を異方性ドライエツチングする。エツチング用ガス
には、Si、N4を加工する場合には、CF4+O2、
CH,F、、CHF3、CH,F、CH,+F。
には、Si、N4を加工する場合には、CF4+O2、
CH,F、、CHF3、CH,F、CH,+F。
の他、フッ素を含むガスを用いると良い、Sin。
を加工するには、CF、、CHF、等を適宜Arで希釈
したガスを用いる。さらに、レジストパターンをマスク
としてp型Si基板11を異方性ドライエッチし、深さ
3μmの溝を形成する。エツチングには、C2Br2F
4. cc Q4. S F、等、フッ素あるいは塩素
を含むガスを用いると良い。溝を形成後、全面にCVD
法でSin、33を70nmの厚さに被着する。膜厚を
厚くすると内容積が減り、従って蓄積容量が減少する。
したガスを用いる。さらに、レジストパターンをマスク
としてp型Si基板11を異方性ドライエッチし、深さ
3μmの溝を形成する。エツチングには、C2Br2F
4. cc Q4. S F、等、フッ素あるいは塩素
を含むガスを用いると良い。溝を形成後、全面にCVD
法でSin、33を70nmの厚さに被着する。膜厚を
厚くすると内容積が減り、従って蓄積容量が減少する。
薄くすると、このSin。
をゲート酸化膜どする縦型の寄生MOSトランジスタが
ONL、てしまう為、適切な膜厚制御が必要であり、5
0〜l OOnmとすることが好ましい。但し、さらに
メモリセルを微細化し、基板の不純物濃度を高めた場合
は、不純物濃度N^に対し、(N^)−1に比例する程
度にSin、膜厚を薄くすることができる。これは、縦
型の寄生MOSトランジスタのしきい電圧Vthが、ゲ
ート酸化膜の厚さToxに比例し、(N^)5 に比例
するからである。
ONL、てしまう為、適切な膜厚制御が必要であり、5
0〜l OOnmとすることが好ましい。但し、さらに
メモリセルを微細化し、基板の不純物濃度を高めた場合
は、不純物濃度N^に対し、(N^)−1に比例する程
度にSin、膜厚を薄くすることができる。これは、縦
型の寄生MOSトランジスタのしきい電圧Vthが、ゲ
ート酸化膜の厚さToxに比例し、(N^)5 に比例
するからである。
Vcb ” (f玉7) ・Tax (
1)すなわち、しきい電圧を一定値以上に保つにはT
o xを(N^)λ程度以上に維持すれば良いからであ
る(第3図(b))。
1)すなわち、しきい電圧を一定値以上に保つにはT
o xを(N^)λ程度以上に維持すれば良いからであ
る(第3図(b))。
5i0233を前述と同じガスを用いて異方性ドライエ
ッチし、溝の内壁のみに残す。さらに多結晶S i34
を約70nm程度CVD法で被着し、さらに気相拡散法
でリンを約lXl0”■−3の濃度に拡散する。イオン
打込み法により、リン又はヒ素を多結晶S i34中に
入れても良い、溝側壁部には、斜め打込み方法が効果的
である。不純物を多結晶5i34中に導入した後、90
0℃〜1000℃の熱拡散を行なうことによって、溝の
底部にn中波散層35を形成し、なおかっ、このn+拡
散層35が隣接溝底で接続することによって、これを埋
め込みプレート配線として用いることができる(第3図
(C))。
ッチし、溝の内壁のみに残す。さらに多結晶S i34
を約70nm程度CVD法で被着し、さらに気相拡散法
でリンを約lXl0”■−3の濃度に拡散する。イオン
打込み法により、リン又はヒ素を多結晶S i34中に
入れても良い、溝側壁部には、斜め打込み方法が効果的
である。不純物を多結晶5i34中に導入した後、90
0℃〜1000℃の熱拡散を行なうことによって、溝の
底部にn中波散層35を形成し、なおかっ、このn+拡
散層35が隣接溝底で接続することによって、これを埋
め込みプレート配線として用いることができる(第3図
(C))。
全面に厚さ10nm程度の薄いSin、36をCVD法
で形成した後、溝内にレジスト37を埋め込み、Si0
□36を前述と同じ異方性ドライエツチング法で加工す
る。レジスト37は溝底部のSi0□36がエツチング
されないように残しである。Sin、36は溝側壁と溝
底を残してエツチングされる(第3図(d))。
で形成した後、溝内にレジスト37を埋め込み、Si0
□36を前述と同じ異方性ドライエツチング法で加工す
る。レジスト37は溝底部のSi0□36がエツチング
されないように残しである。Sin、36は溝側壁と溝
底を残してエツチングされる(第3図(d))。
残された5in236をマスクとして、SFGを主成分
とする等方性でかつSiO□に対し高選択比のドライエ
ツチングを行い、多結晶5134を0.1〜0.5μm
程度エツチングする(第3図(e))。多結晶5i34
を深くエツチングすることは、エツチング技術の点から
は問題ないが、蓄積容量が減少するため好ましくない、
極力浅い方が好ましい。
とする等方性でかつSiO□に対し高選択比のドライエ
ツチングを行い、多結晶5134を0.1〜0.5μm
程度エツチングする(第3図(e))。多結晶5i34
を深くエツチングすることは、エツチング技術の点から
は問題ないが、蓄積容量が減少するため好ましくない、
極力浅い方が好ましい。
またこの場合、多結晶Sj、34を加工する方法として
、第3図(c)に示した多結晶S i34を被着し不純
物拡散を行った後、C,Br2F4.CeO2等のガス
を用いた異方性ドライエツチングを用いる方法がある。
、第3図(c)に示した多結晶S i34を被着し不純
物拡散を行った後、C,Br2F4.CeO2等のガス
を用いた異方性ドライエツチングを用いる方法がある。
但しこの場合、溝底部の多結晶シリコンとSi基板がエ
ツチングされる為、あまりエツチングが進んで埋め込み
n+拡散M35がなくならない様、注意が必要である。
ツチングされる為、あまりエツチングが進んで埋め込み
n+拡散M35がなくならない様、注意が必要である。
レジスト37を除き、さらに5in236をウェットエ
ツチングで除き、CVD法で100人の厚みのSiO□
のキャパシタ絶縁膜15を形成する。キャパシタ絶縁膜
には、上記の他に熱酸化で形成したSiO2、CVD法
で被着したSi、N4. Ta、O,、、NHlを用い
て窒化法で形成したSi、N4あるいはこれらの複合膜
の他、KNO3,Pb(Zr(t−x)Tix)Ol等
の強誘電体及び、通常の絶縁膜とこれら強誘電体の複合
膜を用いることができる。通常の絶縁膜の場合、膜厚は
20〜200人程度、強誘電体の場合は比誘電率が大き
いので膜厚は200〜1000人程度が良い。ついで蓄
積電極16としてリンを約1XIO211(!!−”の
濃度で含むn型多結晶SiをCVD法で被着し、SF、
を主成分とする等方性ドライエツチングを用いて、蓄積
電極16を加工する(第3図(f))、ついで蓄積電極
16の表面を熱酸化法で酸化し、厚さ200na+のS
in、の絶縁膜17を形成する(第3図(g))。
ツチングで除き、CVD法で100人の厚みのSiO□
のキャパシタ絶縁膜15を形成する。キャパシタ絶縁膜
には、上記の他に熱酸化で形成したSiO2、CVD法
で被着したSi、N4. Ta、O,、、NHlを用い
て窒化法で形成したSi、N4あるいはこれらの複合膜
の他、KNO3,Pb(Zr(t−x)Tix)Ol等
の強誘電体及び、通常の絶縁膜とこれら強誘電体の複合
膜を用いることができる。通常の絶縁膜の場合、膜厚は
20〜200人程度、強誘電体の場合は比誘電率が大き
いので膜厚は200〜1000人程度が良い。ついで蓄
積電極16としてリンを約1XIO211(!!−”の
濃度で含むn型多結晶SiをCVD法で被着し、SF、
を主成分とする等方性ドライエツチングを用いて、蓄積
電極16を加工する(第3図(f))、ついで蓄積電極
16の表面を熱酸化法で酸化し、厚さ200na+のS
in、の絶縁膜17を形成する(第3図(g))。
S i、 N432を熱リン酸を用いて除去し、さらに
HF水溶液を用いてSin、31を除去しP型Si基板
11を露出させた後、このSi表面を核として不純物と
してBを約I X 10” Ql−’の濃度で含むP型
のSiエピタキシャル層20を約2μm成長させる(第
3図(h))。エピタキシャル成長は、5iCQ、を主
成分とし、H2をキャリアガスに用い、温度は800℃
〜1000℃、圧力はI Torrから100Torr
とすると、(100’)面を持つSLの核からSiO□
上にまでSiのエピタキシャル領域が成長する。
HF水溶液を用いてSin、31を除去しP型Si基板
11を露出させた後、このSi表面を核として不純物と
してBを約I X 10” Ql−’の濃度で含むP型
のSiエピタキシャル層20を約2μm成長させる(第
3図(h))。エピタキシャル成長は、5iCQ、を主
成分とし、H2をキャリアガスに用い、温度は800℃
〜1000℃、圧力はI Torrから100Torr
とすると、(100’)面を持つSLの核からSiO□
上にまでSiのエピタキシャル領域が成長する。
第3図(h)にはSiの核となる部分、すなわちシード
部を132として示しである。
部を132として示しである。
エピタキシャル成長の後に、IMeVで1μm程度の深
さにボロンをI X 10”an−”打ち込み、比較的
高濃度のpす不純物層134を形成する。この層は後に
出来る縦型の寄生MOSトランジスタのしきい電圧を高
くし、寄生MoSトランジスタがONするのを防ぐ為に
有効である他、エピタキシャル層の抵抗を下げ、その電
位を安定に保つ働きを有する。この層は、エピタキシャ
ル成長の途中で、例えば10”a++−’から10″5
1−3の濃度のボロンを含む厚さ0.1〜065μmの
Si層を形成することによっても製造できる。エピタキ
シャル層を形成した後。
さにボロンをI X 10”an−”打ち込み、比較的
高濃度のpす不純物層134を形成する。この層は後に
出来る縦型の寄生MOSトランジスタのしきい電圧を高
くし、寄生MoSトランジスタがONするのを防ぐ為に
有効である他、エピタキシャル層の抵抗を下げ、その電
位を安定に保つ働きを有する。この層は、エピタキシャ
ル成長の途中で、例えば10”a++−’から10″5
1−3の濃度のボロンを含む厚さ0.1〜065μmの
Si層を形成することによっても製造できる。エピタキ
シャル層を形成した後。
L OG OS (Local 0xidation
of 5ilicon)技術を用いてアイソレーション
領域となる酸化膜135を形成する。高濃度pす不純物
層134は、アイソレーション領域(酸化膜135)形
成の後にイオン打ち込み法で形成しても良い(第3図(
i))。
of 5ilicon)技術を用いてアイソレーション
領域となる酸化膜135を形成する。高濃度pす不純物
層134は、アイソレーション領域(酸化膜135)形
成の後にイオン打ち込み法で形成しても良い(第3図(
i))。
全面にCVD法で厚さ200nmの””1N4136を
被着した後、図示してはいないが、レジストをマスクと
してSi3N、136、酸化膜135、Siエピタキシ
ャル層20、及び5iOd7をつぎつぎに異方性ドライ
エツチングで加工する(第3図(j))、各々層のドラ
イエツチングには前述の方法を用いるのが良い。
被着した後、図示してはいないが、レジストをマスクと
してSi3N、136、酸化膜135、Siエピタキシ
ャル層20、及び5iOd7をつぎつぎに異方性ドライ
エツチングで加工する(第3図(j))、各々層のドラ
イエツチングには前述の方法を用いるのが良い。
全面にCVD法で厚さ?0nmの5in2を被着し、異
方性ドライエツチングで加工し、Si溝側壁にSiO2
の絶縁膜18を残した後、溝内にn型多結晶Siの導電
体層19を埋め込む(第3図(k))。
方性ドライエツチングで加工し、Si溝側壁にSiO2
の絶縁膜18を残した後、溝内にn型多結晶Siの導電
体層19を埋め込む(第3図(k))。
基板表面のSi、N、136を熱リン酸を用いて除去し
た後、ゲート酸化膜231を850℃のH2−02雰囲
気で約10分間Si基板を酸化して厚さ15nmに形成
する。ゲート酸化膜231形成後、厚さ200nmの多
結晶5i232をCVD法を用いて被着する。多結晶S
L232中には気相リン拡散法を用いてリンを約lX
l0”an−’拡散し、nt型にする。多結晶5i23
2被着後、厚さ300nmの5in2233をCVD法
を用いて被着する。リソグラフィ技術を用いてレジスト
パターン形成後(図示はしていない)、このレジストを
マスクとして5in2233、n+型多結晶5i232
を異方性ドライエツチング技術を用いて加工する。レジ
スト除去後、イオン打込み法を用いてAst40keV
、2 X 10” cs−”の打ち込みを行い、トラン
ジスタのソース又はドレイン112となるni″拡散層
を形成する(第3図(Q))。
た後、ゲート酸化膜231を850℃のH2−02雰囲
気で約10分間Si基板を酸化して厚さ15nmに形成
する。ゲート酸化膜231形成後、厚さ200nmの多
結晶5i232をCVD法を用いて被着する。多結晶S
L232中には気相リン拡散法を用いてリンを約lX
l0”an−’拡散し、nt型にする。多結晶5i23
2被着後、厚さ300nmの5in2233をCVD法
を用いて被着する。リソグラフィ技術を用いてレジスト
パターン形成後(図示はしていない)、このレジストを
マスクとして5in2233、n+型多結晶5i232
を異方性ドライエツチング技術を用いて加工する。レジ
スト除去後、イオン打込み法を用いてAst40keV
、2 X 10” cs−”の打ち込みを行い、トラン
ジスタのソース又はドレイン112となるni″拡散層
を形成する(第3図(Q))。
n+型多結晶S 1235を用いてトランジスタのソー
ス又はドレイン112と溝内に埋めたn+型多結晶5i
139を接続する(第3図(m))。
ス又はドレイン112と溝内に埋めたn+型多結晶5i
139を接続する(第3図(m))。
厚さ200〜400r+mのリンケイ酸ガラス(P S
G)236をCVD法で被着した後、コンタクト23
7を開孔後、例えば、W S i 2/ T i N
、W / T 、t N 、 W、WSi、/多結晶S
i、Mo、Mo/TiN、AQ−Si合金、AQ−8i
/TiN、その他の配線材料を被着、加工し、データ線
115を形成する(第3図(n))。
G)236をCVD法で被着した後、コンタクト23
7を開孔後、例えば、W S i 2/ T i N
、W / T 、t N 、 W、WSi、/多結晶S
i、Mo、Mo/TiN、AQ−Si合金、AQ−8i
/TiN、その他の配線材料を被着、加工し、データ線
115を形成する(第3図(n))。
実施例 3
第4図(a)、(b)、(、)は、それぞれ本発明の半
導体記憶装置のレイアウトの一例を示す、第4図(a)
は、トランジスタのチャネル部46の下に溝容量41が
レイアウトされている。第4図(b)は、チャネル部4
6の直下には溝容量41がないようにレイアウトした例
である。第4図(Q)は、第4図(b)の変形で、同様
にチャネル部46の直下には溝容量41がないようにレ
イアウトした例である。
導体記憶装置のレイアウトの一例を示す、第4図(a)
は、トランジスタのチャネル部46の下に溝容量41が
レイアウトされている。第4図(b)は、チャネル部4
6の直下には溝容量41がないようにレイアウトした例
である。第4図(Q)は、第4図(b)の変形で、同様
にチャネル部46の直下には溝容量41がないようにレ
イアウトした例である。
第4図(b)、(c)に示した半導体記憶装置において
は、溝容量41の中心部真上の比較的結晶性の悪い領域
に接続用穴137が形成され、またチャネル部46はシ
ード部の真上にあり、良質の結晶層が得られやすい。さ
らに上記の如く溝容量41の中心部真上に接続用穴13
7が存在することがらマスクの位置合わせが容易で製造
上の利点がある。この点は第4図(a)に示した半導体
記憶装置においても容量の短辺についてはその中心上に
接続用穴137が存在し、同様に製造が容易であるとい
う利点がある。
は、溝容量41の中心部真上の比較的結晶性の悪い領域
に接続用穴137が形成され、またチャネル部46はシ
ード部の真上にあり、良質の結晶層が得られやすい。さ
らに上記の如く溝容量41の中心部真上に接続用穴13
7が存在することがらマスクの位置合わせが容易で製造
上の利点がある。この点は第4図(a)に示した半導体
記憶装置においても容量の短辺についてはその中心上に
接続用穴137が存在し、同様に製造が容易であるとい
う利点がある。
実施例 4
第5図に、本発明の半導体記憶装置の他の実施例の断面
図を示す。蓄積電極とトランジスタとを接続するn?多
結晶Siが側壁コンタク1〜51を介してトランジスタ
のソース又はドレイン112と接続する。この方が第1
−図に示した構造よりも図面の横方向の寸法、すなわち
ワード線ピッチをちぢめる効果がある。
図を示す。蓄積電極とトランジスタとを接続するn?多
結晶Siが側壁コンタク1〜51を介してトランジスタ
のソース又はドレイン112と接続する。この方が第1
−図に示した構造よりも図面の横方向の寸法、すなわち
ワード線ピッチをちぢめる効果がある。
実施例 5
第6図に、本発明の半導体記憶装置のさらに他の実施例
の断面図を示す。導電層12から不純物が上方に拡散す
るため、蓄積電極16上部のp型のSiエピタキシャル
層20の厚さを相対的に厚くする必要がある。
の断面図を示す。導電層12から不純物が上方に拡散す
るため、蓄積電極16上部のp型のSiエピタキシャル
層20の厚さを相対的に厚くする必要がある。
本発明によれば、電界効果トランジスタのソース又はド
レインと容量の蓄積電極とを電気的に接続する導電体と
して周囲を絶縁膜で囲んだ導電体を用いることにより、
横方向への不純物拡散を防止し、隣接素子の電気特性に
影響を与えることがない。
レインと容量の蓄積電極とを電気的に接続する導電体と
して周囲を絶縁膜で囲んだ導電体を用いることにより、
横方向への不純物拡散を防止し、隣接素子の電気特性に
影響を与えることがない。
また、高濃度不純物層を持ら基板を用いないときは、高
濃度不純物が基板表面に向って拡散し、基板表面の各種
素子への電気特性に影響を与えることがない。さらに高
濃度領域と低濃度領域の境界領域を容量電極として用い
る必要がないため、この境界領域の空乏化による容量の
損失を防ぐことができ、大きな容量が得られるという効
果もある。
濃度不純物が基板表面に向って拡散し、基板表面の各種
素子への電気特性に影響を与えることがない。さらに高
濃度領域と低濃度領域の境界領域を容量電極として用い
る必要がないため、この境界領域の空乏化による容量の
損失を防ぐことができ、大きな容量が得られるという効
果もある。
第1図は、本発明の半導体記憶装置の一実施例の断面図
、第2図は、従来の半導体記憶装置の断面図、第3図は
、本発明の半導体記憶装置の一実施例の製造方法を示す
工程図、第4図は、本発明の半導体記憶装置のレイアウ
ト図、第5図及び第6図は、本発明の半導体記憶装置の
他の実施例の断面図である。 11・・・p型S1基板 12・・・導電層13.
17.18・・・絶縁膜 14・・・電極15・・・
キャパシタ絶縁膜 16・・・蓄積電極19・・・導電
体 20・・・Siエピタキシャル層 21− p’ S i基板 25− p−S i
単結晶層26・=n型Si単結晶層 31.33.36
−8in232− Si、 N、 3’!・
・多結晶5i35・・・n丁拡散層 37・・
・レジスト41・・・溝容量 42・・活性
領域46・・・チャネル部 51・・・側壁コン
タクト111・・・n型多結晶5i 112・・・ソース又はドレイン 113・・ワード線 114.233−8 i
o。 115・・・データ線 132・・・シード部1
34・・・p+不純物層 135・・・酸化膜13
6・・・5L3N、 137・・・接続用穴
139・・n+型多結晶Si 231・・・ゲート酸
化膜232・・・多結晶S i 235・・・
n+型多結品5i236・・・P S G
237・・・コンタクト第 図 第 図 第3 図 41−・−膚溶量 42・−ミ1ら士ヨ三ぺ?Q丁!X“ 46− ナヤ卆ル部 113・・−ワール゛′18哀 137−J組鋳Ilまた 第4図 第4図 51−一一佃すダフ〉タクト 第5図
、第2図は、従来の半導体記憶装置の断面図、第3図は
、本発明の半導体記憶装置の一実施例の製造方法を示す
工程図、第4図は、本発明の半導体記憶装置のレイアウ
ト図、第5図及び第6図は、本発明の半導体記憶装置の
他の実施例の断面図である。 11・・・p型S1基板 12・・・導電層13.
17.18・・・絶縁膜 14・・・電極15・・・
キャパシタ絶縁膜 16・・・蓄積電極19・・・導電
体 20・・・Siエピタキシャル層 21− p’ S i基板 25− p−S i
単結晶層26・=n型Si単結晶層 31.33.36
−8in232− Si、 N、 3’!・
・多結晶5i35・・・n丁拡散層 37・・
・レジスト41・・・溝容量 42・・活性
領域46・・・チャネル部 51・・・側壁コン
タクト111・・・n型多結晶5i 112・・・ソース又はドレイン 113・・ワード線 114.233−8 i
o。 115・・・データ線 132・・・シード部1
34・・・p+不純物層 135・・・酸化膜13
6・・・5L3N、 137・・・接続用穴
139・・n+型多結晶Si 231・・・ゲート酸
化膜232・・・多結晶S i 235・・・
n+型多結品5i236・・・P S G
237・・・コンタクト第 図 第 図 第3 図 41−・−膚溶量 42・−ミ1ら士ヨ三ぺ?Q丁!X“ 46− ナヤ卆ル部 113・・−ワール゛′18哀 137−J組鋳Ilまた 第4図 第4図 51−一一佃すダフ〉タクト 第5図
Claims (1)
- 【特許請求の範囲】 1、絶縁ゲート型電界効果トランジスタと容量とを少な
くとも有し、該容量の少なくとも一部は半導体基板中に
形成された溝の中に設けられた半導体記憶装置において
、上記電界効果トランジスタのソース又はドレインど上
記容量の蓄積電極とを電気的に接続する導電体の周囲を
絶縁膜で囲んだことを特徴とする半導体記憶装置。 2、上記電界効果トランジスタのチャネル領域の直下に
上記容量が配置されている請求項1記載の半導体記憶装
置。 3、絶縁ゲート型電界効果トランジスタと容量とを少な
くとも有し、該容量の少なくとも一部は半導体基板中に
形成された溝の中に設けられた半導体記憶装置において
、上記容量の蓄積電極は、周囲を絶縁膜で囲まれた電極
の内側に他の絶縁膜を介して埋め込まれ、該蓄積電極と
上記電界効果トランジスタのソース又はドレインとは周
囲を絶縁膜で囲まれた導電体により電気的に接続されて
いることを特徴とする半導体記憶装置。 4、上記電界効果トランジスタのチャネル領域の直下に
上記容量が配置されている請求項3記載の半導体記憶装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63288840A JPH02135776A (ja) | 1988-11-17 | 1988-11-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63288840A JPH02135776A (ja) | 1988-11-17 | 1988-11-17 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02135776A true JPH02135776A (ja) | 1990-05-24 |
Family
ID=17735426
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63288840A Pending JPH02135776A (ja) | 1988-11-17 | 1988-11-17 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02135776A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5264716A (en) * | 1992-01-09 | 1993-11-23 | International Business Machines Corporation | Diffused buried plate trench dram cell array |
US5908310A (en) * | 1995-12-27 | 1999-06-01 | International Business Machines Corporation | Method to form a buried implanted plate for DRAM trench storage capacitors |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59110155A (ja) * | 1982-12-16 | 1984-06-26 | Nec Corp | 半導体メモリセル |
JPS63127564A (ja) * | 1986-10-03 | 1988-05-31 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | 自己整合コンタクト窓を形成する方法 |
JPS63228664A (ja) * | 1987-03-18 | 1988-09-22 | Fujitsu Ltd | ダイナミツクランダムアクセスメモリ装置 |
-
1988
- 1988-11-17 JP JP63288840A patent/JPH02135776A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59110155A (ja) * | 1982-12-16 | 1984-06-26 | Nec Corp | 半導体メモリセル |
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JPS63228664A (ja) * | 1987-03-18 | 1988-09-22 | Fujitsu Ltd | ダイナミツクランダムアクセスメモリ装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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US5348905A (en) * | 1992-01-09 | 1994-09-20 | International Business Machines Corporation | Method of making diffused buried plate trench DRAM cell array |
US5908310A (en) * | 1995-12-27 | 1999-06-01 | International Business Machines Corporation | Method to form a buried implanted plate for DRAM trench storage capacitors |
US6180972B1 (en) | 1995-12-27 | 2001-01-30 | International Business Machines Corp. | Buried, implanted plate for DRAM trench storage capacitors |
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