JPH0426259B2 - - Google Patents
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- JPH0426259B2 JPH0426259B2 JP59263378A JP26337884A JPH0426259B2 JP H0426259 B2 JPH0426259 B2 JP H0426259B2 JP 59263378 A JP59263378 A JP 59263378A JP 26337884 A JP26337884 A JP 26337884A JP H0426259 B2 JPH0426259 B2 JP H0426259B2
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- JP
- Japan
- Prior art keywords
- circuit
- synchronization
- gate
- register
- frame
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- 238000001514 detection method Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 7
- 238000011084 recovery Methods 0.000 claims description 5
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 claims description 2
- 230000002401 inhibitory effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 12
- 230000003111 delayed effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデイジタル通信に於ける多重・分離装
置のフレーム同期方式に関するものである。
置のフレーム同期方式に関するものである。
従来のフレーム同期検出回路は周波数が高くな
ると動作不安定となることがあり、此の改善が強
く望まれていた。
ると動作不安定となることがあり、此の改善が強
く望まれていた。
第３図は本明細書で取り扱うフレーム・パター
ンの構成を示す図である。
ンの構成を示す図である。
第３図に於いて、F0，F1は共に４ビツトで同
期信号、ｇはデータ信号である。
期信号、ｇはデータ信号である。
第４図は従来のフレーム同期回路の一例を示す
図である。
図である。
図中、１はシフトレジスタ、２はゲート回路、
３は不一致検出回路、４は同期保護回路、５はフ
レームカウンタ、６はインヒビツトゲート、７は
１／４分周回路、８はレジスタである。尚以下全図
を通じ同一記号は同一対象物を表す。
３は不一致検出回路、４は同期保護回路、５はフ
レームカウンタ、６はインヒビツトゲート、７は
１／４分周回路、８はレジスタである。尚以下全図
を通じ同一記号は同一対象物を表す。
高次群入力データがシフトレジスタ１に入る。
此の高次群入力データのフレーム同期パターンの
構成は第３図に示す様に同期信号F0、データ信
号ｇ、同期信号F1、及びデータ信号ｇからなり、
同期信号F0が例えば（0011）であれば、同期信
号F1は（1100）と反対符号で構成される。
此の高次群入力データのフレーム同期パターンの
構成は第３図に示す様に同期信号F0、データ信
号ｇ、同期信号F1、及びデータ信号ｇからなり、
同期信号F0が例えば（0011）であれば、同期信
号F1は（1100）と反対符号で構成される。
データ信号ｇには４個のCHの低次群入力デー
タが含まれ、第1CHから時間T0遅延して第2CH
が配列され、更に時間T0遅延して第3CHが配列
され、更に時間T0遅延して第4CHが配列され、
更に時間T0遅延して第1CHが配列される。
タが含まれ、第1CHから時間T0遅延して第2CH
が配列され、更に時間T0遅延して第3CHが配列
され、更に時間T0遅延して第4CHが配列され、
更に時間T0遅延して第1CHが配列される。
此の様な高次群入力データがシフトレジスタ１
に入ると、ゲート回路２により所定の同期信号で
あるか否かを調べ、不一致の時は同期保護を取つ
た後インヒビツトゲート６によりクロツクf0を１
ビツトだけインヒビツトし、1/4分周回路７を駆
動する。フレームカウンタ５が１フレーム分をカ
ウントすると再びゲート回路２を開き、シフトレ
ジスタ１の内容が所定の同期信号であるか否かを
調べ、此の手順を繰り返して同期信号を検出す
る。
に入ると、ゲート回路２により所定の同期信号で
あるか否かを調べ、不一致の時は同期保護を取つ
た後インヒビツトゲート６によりクロツクf0を１
ビツトだけインヒビツトし、1/4分周回路７を駆
動する。フレームカウンタ５が１フレーム分をカ
ウントすると再びゲート回路２を開き、シフトレ
ジスタ１の内容が所定の同期信号であるか否かを
調べ、此の手順を繰り返して同期信号を検出す
る。
上記第４図の回路は周知の同期検出回路で、ゲ
ート回路２、及びインヒビツトゲート６に関する
回路部分は高速度のクロツクf0で動作する必要が
ある。
ート回路２、及びインヒビツトゲート６に関する
回路部分は高速度のクロツクf0で動作する必要が
ある。
第５図は従来のフレーム同期回路の別の一例を
示す図である。
示す図である。
第６図は第５図の回路動作を説明する図であ
る。
る。
図中、１０はレジスタ、１１は遅延回路、１２
〜１５はゲート回路、１６はオア回路、１７は選
択制御回路、１８はCH選択回路である。
〜１５はゲート回路、１６はオア回路、１７は選
択制御回路、１８はCH選択回路である。
此の回路では前例と異なり、シフトレジスタ１
に入つた高次群入力データをレジスタ１０によ
り、任意の位相で直列／並列変換した後フレーム
同期パターンを検出する為、並列に変換した後の
第２〜第４の並列信号を高次群クロツクf0換算で
４タイムスロツト分だけ遅延する。
に入つた高次群入力データをレジスタ１０によ
り、任意の位相で直列／並列変換した後フレーム
同期パターンを検出する為、並列に変換した後の
第２〜第４の並列信号を高次群クロツクf0換算で
４タイムスロツト分だけ遅延する。
即ち、レジスタ１０の出力Ｄ１は其の儘CH選
択回路１８のｄへ入力する。
択回路１８のｄへ入力する。
レジスタ１０の出力Ｄ２は其の儘CH選択回路
１８のｃへ、遅延回路１１により4T0遅延した出
力Ｄ２′はCH選択回路１８のｅへ入力する。
１８のｃへ、遅延回路１１により4T0遅延した出
力Ｄ２′はCH選択回路１８のｅへ入力する。
レジスタ１０の出力Ｄ３は其の儘CH選択回路
１８のｂへ、遅延回路１１により4T0遅延した出
力Ｄ３′はCH選択回路１８のｆへ入力する。
１８のｂへ、遅延回路１１により4T0遅延した出
力Ｄ３′はCH選択回路１８のｆへ入力する。
レジスタ１０の出力Ｄ４は其の儘CH選択回路
１８のａへ、遅延回路１１により4T0遅延した出
力Ｄ４′はCH選択回路１８のｇへ入力する。
１８のａへ、遅延回路１１により4T0遅延した出
力Ｄ４′はCH選択回路１８のｇへ入力する。
高次群入力データ列上で此の様にして出来た７
ビツト分に相当する並列信号をゲート回路１２〜
１５により監視して同期パターンを検出する。此
の場合不一致回路３、同期保護回路４、フレーム
カウンタ５、及びインヒビツトゲート６は第４図
の場合と同じ様に動作する。
ビツト分に相当する並列信号をゲート回路１２〜
１５により監視して同期パターンを検出する。此
の場合不一致回路３、同期保護回路４、フレーム
カウンタ５、及びインヒビツトゲート６は第４図
の場合と同じ様に動作する。
本回路ではフレームパルス受信時にはゲート回
路１２〜１５の何れかに同期信号F0、同期信号
F1が検出されているので、これでCH選択回路１
８を制御して正規のCH順に揃えることが出来
る。例えばＤ３′がCH１とすれば、Ｄ４′がCH
２、Ｄ１がCH３、Ｄ２がCH４となる。
路１２〜１５の何れかに同期信号F0、同期信号
F1が検出されているので、これでCH選択回路１
８を制御して正規のCH順に揃えることが出来
る。例えばＤ３′がCH１とすれば、Ｄ４′がCH
２、Ｄ１がCH３、Ｄ２がCH４となる。
尚第６図ａ，ｂ，ｃ、及びｄはデータを４ビツ
ト毎に区切つた例を示し、ｅはデータを示す。
ト毎に区切つた例を示し、ｅはデータを示す。
更にｆ〜ｌは前記７ビツト分に相当する並列信
号を夫々示す。
号を夫々示す。
以上の説明から判る様に第４図に示す従来の回
路はゲート回路２は高次群クロツクf0で動作しな
ければならず、インヒビツトゲート６は高次群ク
ロツクf0を１ビツトだけインヒビツトしなければ
ならないと云う欠点があり、又第５図に示す従来
の回路は高次群クロツクf0の1/4の周波数で動作
を行う多数のゲート回路１２〜１５を使用しなけ
ればならず、此の事は高次群クロツクf0が例えば
1.6Gの様な高い周波数の場合には動作安定度、
回路規模の点で問題を生ずると云う欠点があつ
た。
路はゲート回路２は高次群クロツクf0で動作しな
ければならず、インヒビツトゲート６は高次群ク
ロツクf0を１ビツトだけインヒビツトしなければ
ならないと云う欠点があり、又第５図に示す従来
の回路は高次群クロツクf0の1/4の周波数で動作
を行う多数のゲート回路１２〜１５を使用しなけ
ればならず、此の事は高次群クロツクf0が例えば
1.6Gの様な高い周波数の場合には動作安定度、
回路規模の点で問題を生ずると云う欠点があつ
た。
本発明の目的は上記従来方式の欠点を除去し、
回路規模が小さく且つ動作安定度の高いフレーム
同期復帰方式を提供することである。
回路規模が小さく且つ動作安定度の高いフレーム
同期復帰方式を提供することである。
上記の問題点は、受信信号を順次入力するシフ
トレジスタと、該シフトレジスタの各ビツトの信
号を書込み、クロツクパルスを分周した分周パル
スで読出すレジスタとを備えたデイジタル伝送装
置のフレーム同期方式において、 該レジスタの各出力ビツトパターンと同期パタ
ーンとの一致を検出するゲート回路と、 第１のフレームカウンタが所定カウント値とな
つた時、該ゲート回路出力の一致又は不一致信号
を検出する不一致検出回路と、 該不一致検出回路の出力を受け同期状態か非同
期状態かを判定する同期保護回路と、 該同期保護回路の非同期状態信号により該第１
のフレームカウンタへの該分周パルスの入力を１
パルスだけインヒビツトする第１のインヒビツト
ゲートと、 該同期保護回路より非同期状態信号が出力され
ている間第２のインヒビツトゲートを介して前記
分周パルスをカウントする第２のフレームカウン
タと、 該第２のフレームカウンタが所定カウント値と
なつた時、分周すべき前記クロツクパルスを１ビ
ツトだけインヒビツトする第３のインヒビツトゲ
ートとを設けたことを特徴とするフレーム同期復
帰方式によつて解決される。
トレジスタと、該シフトレジスタの各ビツトの信
号を書込み、クロツクパルスを分周した分周パル
スで読出すレジスタとを備えたデイジタル伝送装
置のフレーム同期方式において、 該レジスタの各出力ビツトパターンと同期パタ
ーンとの一致を検出するゲート回路と、 第１のフレームカウンタが所定カウント値とな
つた時、該ゲート回路出力の一致又は不一致信号
を検出する不一致検出回路と、 該不一致検出回路の出力を受け同期状態か非同
期状態かを判定する同期保護回路と、 該同期保護回路の非同期状態信号により該第１
のフレームカウンタへの該分周パルスの入力を１
パルスだけインヒビツトする第１のインヒビツト
ゲートと、 該同期保護回路より非同期状態信号が出力され
ている間第２のインヒビツトゲートを介して前記
分周パルスをカウントする第２のフレームカウン
タと、 該第２のフレームカウンタが所定カウント値と
なつた時、分周すべき前記クロツクパルスを１ビ
ツトだけインヒビツトする第３のインヒビツトゲ
ートとを設けたことを特徴とするフレーム同期復
帰方式によつて解決される。
本発明に依ると高次群クロツクf0で動作する回
路はインヒビツトゲート１個のみであり、且つ高
次群クロツクf0の1/4の周波数で動作するゲート
回路も少ないので回路規模が小さく且つ動作安定
度の高いフレーム同期復帰方式を実現出来ると云
う効果が生まれる。
路はインヒビツトゲート１個のみであり、且つ高
次群クロツクf0の1/4の周波数で動作するゲート
回路も少ないので回路規模が小さく且つ動作安定
度の高いフレーム同期復帰方式を実現出来ると云
う効果が生まれる。
第１図は本発明に依るフレーム同期回路の一実
施例を示す図である。
施例を示す図である。
第２図は第１図の回路の動作の説明図である。
図中、２０はゲート回路、２１はインヒビツト
ゲート、２２はインバータ、２３はインヒビツト
ゲート、２４はフレームカウンタ、２５はインヒ
ビツトパルス発生回路である。
ゲート、２２はインバータ、２３はインヒビツト
ゲート、２４はフレームカウンタ、２５はインヒ
ビツトパルス発生回路である。
以下図に従つて本発明の詳細を説明する。
高次群入力データはシフトレジスタ１に入り、
直列／並列変換されてレジスタ１０に入る。
直列／並列変換されてレジスタ１０に入る。
一方高次群クロツクf0はインヒビツトゲート６
を通つて1/4分周回路７で1/4分周され、レジスタ
１０を駆動する。又インヒビツトゲート２１を介
してフレームカウンタ５を、インヒビツトゲート
２３を介してフレームカウンタ２４を夫々駆動す
る。
を通つて1/4分周回路７で1/4分周され、レジスタ
１０を駆動する。又インヒビツトゲート２１を介
してフレームカウンタ５を、インヒビツトゲート
２３を介してフレームカウンタ２４を夫々駆動す
る。
レジスタ１０の出力はゲート回路２０により同
期パターンであるか否かが調べられる。尚ゲート
回路２０は明らかに高次群クロツクf0の1/4の速
度で動作する。
期パターンであるか否かが調べられる。尚ゲート
回路２０は明らかに高次群クロツクf0の1/4の速
度で動作する。
ゲート回路２０に於いて不一致の時は不一致検
出回路３は不一致信号を同期保護回路４、インバ
ータ２２、及びインヒビツトゲート２３を介して
フレームカウンタ２４に送り、フレームカウンタ
２４は不一致回数をカウントし、所定の回数カウ
ント（１フレーム分）すると、其の検出位置は同
期ビツトの位置でないと判定し、インヒビツトパ
ルス発生回路２５を駆動してインヒビツトゲート
６を動作させて１ビツト位置をづらす。
出回路３は不一致信号を同期保護回路４、インバ
ータ２２、及びインヒビツトゲート２３を介して
フレームカウンタ２４に送り、フレームカウンタ
２４は不一致回数をカウントし、所定の回数カウ
ント（１フレーム分）すると、其の検出位置は同
期ビツトの位置でないと判定し、インヒビツトパ
ルス発生回路２５を駆動してインヒビツトゲート
６を動作させて１ビツト位置をづらす。
以上の動作を繰り返している内、ゲート回路２
０から一致信号が出ると不一致検出回路３は一致
信号を同期保護回路４、インヒビツトゲート２１
を介してフレームカウンタ５に送り、フレームカ
ウンタ５は次の検出位置の時の再び不一致検出回
路３を駆動し、次も一致信号が出ているか否かを
調べ、一致信号が出ている時は同期保護回路４に
より同期状態に入る。
０から一致信号が出ると不一致検出回路３は一致
信号を同期保護回路４、インヒビツトゲート２１
を介してフレームカウンタ５に送り、フレームカ
ウンタ５は次の検出位置の時の再び不一致検出回
路３を駆動し、次も一致信号が出ているか否かを
調べ、一致信号が出ている時は同期保護回路４に
より同期状態に入る。
上記動作を第２図に図示する。第２図ａに示す
様に１フレームはＮビツトで構成される。
様に１フレームはＮビツトで構成される。
第２図ａの最初の４ビツト〔(1)で示す〕は同期
信号F0（0011）であり、(2)はCH１のデータで、
(3)はCH２のデータである。（Ｎ／８）は同期信
号F1（1100）であり、（ｎ−１）はCH３のデータ
であり、（Ｎ／４）はCH４のデータである。
信号F0（0011）であり、(2)はCH１のデータで、
(3)はCH２のデータである。（Ｎ／８）は同期信
号F1（1100）であり、（ｎ−１）はCH３のデータ
であり、（Ｎ／４）はCH４のデータである。
今第２図ａに示す信号が第２図ｂに示す様に区
切られてレジスタ１０に入つたとする。其の時の
信号を(1)1、次に入る信号を(2)1……（Ｎ／４）1と
する。此の場合にはゲート回路２０から不一致信
号が出るので、(1)1→(2)1……（Ｎ／４）1と１フレ
ーム経過するとインヒビツトゲート６で１ビツト
づらす。
切られてレジスタ１０に入つたとする。其の時の
信号を(1)1、次に入る信号を(2)1……（Ｎ／４）1と
する。此の場合にはゲート回路２０から不一致信
号が出るので、(1)1→(2)1……（Ｎ／４）1と１フレ
ーム経過するとインヒビツトゲート６で１ビツト
づらす。
次は第２図ｃに示す様に(1)2→(2)2……（Ｎ／
４）2の順にレジスタ１０に入る。此の場合にもゲ
ート回路２０から不一致信号が出るので１フレー
ム経過するとインヒビツトゲート６で１ビツトづ
らす。
４）2の順にレジスタ１０に入る。此の場合にもゲ
ート回路２０から不一致信号が出るので１フレー
ム経過するとインヒビツトゲート６で１ビツトづ
らす。
次は第２図ｄに示す様に(1)3→(2)3……（Ｎ／
４）3の順にレジスタ１０に入る。此の場合にもゲ
ート回路２０から不一致信号が出るので１フレー
ム経過するとインヒビツトゲート６で１ビツトづ
らす。
４）3の順にレジスタ１０に入る。此の場合にもゲ
ート回路２０から不一致信号が出るので１フレー
ム経過するとインヒビツトゲート６で１ビツトづ
らす。
次は第２図ｅに示す様に同期信号F0（0011）が
レジスタ１０に入るのでゲート回路２０から一致
信号が出る。
レジスタ１０に入るのでゲート回路２０から一致
信号が出る。
以上詳細に説明した様に本発明によれば、回路
規模が小さく且つ動作安定度の高いフレーム同期
復帰方式を実現出来ると云う大きい効果がある。
規模が小さく且つ動作安定度の高いフレーム同期
復帰方式を実現出来ると云う大きい効果がある。
第１図は本発明に依るフレーム同期回路の一実
施例を示す図示である。第２図は第１図の回路の
動作の説明図である。第３図は本明細書で取り扱
うフレーム・パターンの構成を示す図示である。
第４図は従来のフレーム同期回路の一例を示す図
である。第５図は従来のフレーム同期回路の別の
一例を示す図である。第６図は第５図の回路動作
を説明する図である。 図中、１はシフトレジスタ、２はゲート回路、
３は不一致検出回路、４は同期保護回路、５はフ
レームカウンタ、６はインヒビツトゲート、７は
１／４分周回路、８はレジスタ、１０はレジスタ、
１１は遅延回路、１２〜１５はゲート回路、１６
はオア回路、１７は選択制御回路、１８はCH選
択回路、２０はゲート回路、２１はインヒビツト
ゲート、２２はインバータ、２３はインヒビツト
ゲート、２４はフレームカウンタ、２５はインヒ
ビツトパルス発生回路である。
施例を示す図示である。第２図は第１図の回路の
動作の説明図である。第３図は本明細書で取り扱
うフレーム・パターンの構成を示す図示である。
第４図は従来のフレーム同期回路の一例を示す図
である。第５図は従来のフレーム同期回路の別の
一例を示す図である。第６図は第５図の回路動作
を説明する図である。 図中、１はシフトレジスタ、２はゲート回路、
３は不一致検出回路、４は同期保護回路、５はフ
レームカウンタ、６はインヒビツトゲート、７は
１／４分周回路、８はレジスタ、１０はレジスタ、
１１は遅延回路、１２〜１５はゲート回路、１６
はオア回路、１７は選択制御回路、１８はCH選
択回路、２０はゲート回路、２１はインヒビツト
ゲート、２２はインバータ、２３はインヒビツト
ゲート、２４はフレームカウンタ、２５はインヒ
ビツトパルス発生回路である。
Claims (1)
- 【特許請求の範囲】 １ 受信信号を順次入力するシフトレジスタ１
と、該シフトレジスタ１の各ビツトの信号を書込
み、クロツクパルスｃ１ｋを分周した分周パルス
で読出すレジスタ１０とを備えたデイジタル伝送
装置のフレーム同期方式において、 該レジスタ１０の各出力ビツトパターンと同期
パターンとの一致を検出するゲート回路２０と、 第１のフレームカウンタ５が所定カウント値と
なつた時、該ゲート回路２０出力の一致又は不一
致信号を検出する不一致検出回路３と、 該不一致検出回路３の出力を受け同期状態か非
同期状態かを判定する同期保護回路４と、 該同期保護回路４の非同期状態信号により該第
１のフレームカウンタ５へ入力する該分周パルス
を１パルスだけインヒビツトする第１のインヒビ
ツトゲート２１と、 該同期保護回路４より非同期状態信号が出力さ
れている間第２のインヒビツトゲート２３を介し
て前記分周パルスをカウントする第２のフレーム
カウンタ２４と、 該第２のフレームカウンタ２４が所定カウント
値となつた時、分周すべき前記クロツクパルスを
１ビツトだけインヒビツトする第３のインヒビツ
ドゲート６とを設けたことを特徴とするフレーム
同期復帰方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263378A JPS61140241A (ja) | 1984-12-13 | 1984-12-13 | フレ−ム同期復帰方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263378A JPS61140241A (ja) | 1984-12-13 | 1984-12-13 | フレ−ム同期復帰方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61140241A JPS61140241A (ja) | 1986-06-27 |
| JPH0426259B2 true JPH0426259B2 (ja) | 1992-05-06 |
Family
ID=17388654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59263378A Granted JPS61140241A (ja) | 1984-12-13 | 1984-12-13 | フレ−ム同期復帰方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61140241A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3782496T2 (de) * | 1986-08-30 | 1993-04-15 | Fujitsu Ltd | Multiplexverteilanordnung in einem synchronen multiplexiersystem. |
| JPS63131627A (ja) * | 1986-11-20 | 1988-06-03 | Aihon Kk | Ｐｗｍ時分割多重伝送装置 |
| JPH01138831A (ja) * | 1987-09-25 | 1989-05-31 | Nec Corp | フレーム同期回路 |
| DE3841234A1 (de) * | 1987-12-08 | 1989-08-03 | Toyota Motor Co Ltd | Sperrdifferential |
-
1984
- 1984-12-13 JP JP59263378A patent/JPS61140241A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61140241A (ja) | 1986-06-27 |
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