JPH0426259B2 - - Google Patents
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- JPH0426259B2 JPH0426259B2 JP59263378A JP26337884A JPH0426259B2 JP H0426259 B2 JPH0426259 B2 JP H0426259B2 JP 59263378 A JP59263378 A JP 59263378A JP 26337884 A JP26337884 A JP 26337884A JP H0426259 B2 JPH0426259 B2 JP H0426259B2
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- JP
- Japan
- Prior art keywords
- circuit
- synchronization
- gate
- register
- frame
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- 238000001514 detection method Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 7
- 238000011084 recovery Methods 0.000 claims description 5
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 claims description 2
- 230000002401 inhibitory effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 12
- 230000003111 delayed effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデイジタル通信に於ける多重・分離装
置のフレーム同期方式に関するものである。
置のフレーム同期方式に関するものである。
従来のフレーム同期検出回路は周波数が高くな
ると動作不安定となることがあり、此の改善が強
く望まれていた。
ると動作不安定となることがあり、此の改善が強
く望まれていた。
第3図は本明細書で取り扱うフレーム・パター
ンの構成を示す図である。
ンの構成を示す図である。
第3図に於いて、F0,F1は共に4ビツトで同
期信号、gはデータ信号である。
期信号、gはデータ信号である。
第4図は従来のフレーム同期回路の一例を示す
図である。
図である。
図中、1はシフトレジスタ、2はゲート回路、
3は不一致検出回路、4は同期保護回路、5はフ
レームカウンタ、6はインヒビツトゲート、7は
1/4分周回路、8はレジスタである。尚以下全図
を通じ同一記号は同一対象物を表す。
3は不一致検出回路、4は同期保護回路、5はフ
レームカウンタ、6はインヒビツトゲート、7は
1/4分周回路、8はレジスタである。尚以下全図
を通じ同一記号は同一対象物を表す。
高次群入力データがシフトレジスタ1に入る。
此の高次群入力データのフレーム同期パターンの
構成は第3図に示す様に同期信号F0、データ信
号g、同期信号F1、及びデータ信号gからなり、
同期信号F0が例えば(0011)であれば、同期信
号F1は(1100)と反対符号で構成される。
此の高次群入力データのフレーム同期パターンの
構成は第3図に示す様に同期信号F0、データ信
号g、同期信号F1、及びデータ信号gからなり、
同期信号F0が例えば(0011)であれば、同期信
号F1は(1100)と反対符号で構成される。
データ信号gには4個のCHの低次群入力デー
タが含まれ、第1CHから時間T0遅延して第2CH
が配列され、更に時間T0遅延して第3CHが配列
され、更に時間T0遅延して第4CHが配列され、
更に時間T0遅延して第1CHが配列される。
タが含まれ、第1CHから時間T0遅延して第2CH
が配列され、更に時間T0遅延して第3CHが配列
され、更に時間T0遅延して第4CHが配列され、
更に時間T0遅延して第1CHが配列される。
此の様な高次群入力データがシフトレジスタ1
に入ると、ゲート回路2により所定の同期信号で
あるか否かを調べ、不一致の時は同期保護を取つ
た後インヒビツトゲート6によりクロツクf0を1
ビツトだけインヒビツトし、1/4分周回路7を駆
動する。フレームカウンタ5が1フレーム分をカ
ウントすると再びゲート回路2を開き、シフトレ
ジスタ1の内容が所定の同期信号であるか否かを
調べ、此の手順を繰り返して同期信号を検出す
る。
に入ると、ゲート回路2により所定の同期信号で
あるか否かを調べ、不一致の時は同期保護を取つ
た後インヒビツトゲート6によりクロツクf0を1
ビツトだけインヒビツトし、1/4分周回路7を駆
動する。フレームカウンタ5が1フレーム分をカ
ウントすると再びゲート回路2を開き、シフトレ
ジスタ1の内容が所定の同期信号であるか否かを
調べ、此の手順を繰り返して同期信号を検出す
る。
上記第4図の回路は周知の同期検出回路で、ゲ
ート回路2、及びインヒビツトゲート6に関する
回路部分は高速度のクロツクf0で動作する必要が
ある。
ート回路2、及びインヒビツトゲート6に関する
回路部分は高速度のクロツクf0で動作する必要が
ある。
第5図は従来のフレーム同期回路の別の一例を
示す図である。
示す図である。
第6図は第5図の回路動作を説明する図であ
る。
る。
図中、10はレジスタ、11は遅延回路、12
〜15はゲート回路、16はオア回路、17は選
択制御回路、18はCH選択回路である。
〜15はゲート回路、16はオア回路、17は選
択制御回路、18はCH選択回路である。
此の回路では前例と異なり、シフトレジスタ1
に入つた高次群入力データをレジスタ10によ
り、任意の位相で直列/並列変換した後フレーム
同期パターンを検出する為、並列に変換した後の
第2〜第4の並列信号を高次群クロツクf0換算で
4タイムスロツト分だけ遅延する。
に入つた高次群入力データをレジスタ10によ
り、任意の位相で直列/並列変換した後フレーム
同期パターンを検出する為、並列に変換した後の
第2〜第4の並列信号を高次群クロツクf0換算で
4タイムスロツト分だけ遅延する。
即ち、レジスタ10の出力D1は其の儘CH選
択回路18のdへ入力する。
択回路18のdへ入力する。
レジスタ10の出力D2は其の儘CH選択回路
18のcへ、遅延回路11により4T0遅延した出
力D2′はCH選択回路18のeへ入力する。
18のcへ、遅延回路11により4T0遅延した出
力D2′はCH選択回路18のeへ入力する。
レジスタ10の出力D3は其の儘CH選択回路
18のbへ、遅延回路11により4T0遅延した出
力D3′はCH選択回路18のfへ入力する。
18のbへ、遅延回路11により4T0遅延した出
力D3′はCH選択回路18のfへ入力する。
レジスタ10の出力D4は其の儘CH選択回路
18のaへ、遅延回路11により4T0遅延した出
力D4′はCH選択回路18のgへ入力する。
18のaへ、遅延回路11により4T0遅延した出
力D4′はCH選択回路18のgへ入力する。
高次群入力データ列上で此の様にして出来た7
ビツト分に相当する並列信号をゲート回路12〜
15により監視して同期パターンを検出する。此
の場合不一致回路3、同期保護回路4、フレーム
カウンタ5、及びインヒビツトゲート6は第4図
の場合と同じ様に動作する。
ビツト分に相当する並列信号をゲート回路12〜
15により監視して同期パターンを検出する。此
の場合不一致回路3、同期保護回路4、フレーム
カウンタ5、及びインヒビツトゲート6は第4図
の場合と同じ様に動作する。
本回路ではフレームパルス受信時にはゲート回
路12〜15の何れかに同期信号F0、同期信号
F1が検出されているので、これでCH選択回路1
8を制御して正規のCH順に揃えることが出来
る。例えばD3′がCH1とすれば、D4′がCH
2、D1がCH3、D2がCH4となる。
路12〜15の何れかに同期信号F0、同期信号
F1が検出されているので、これでCH選択回路1
8を制御して正規のCH順に揃えることが出来
る。例えばD3′がCH1とすれば、D4′がCH
2、D1がCH3、D2がCH4となる。
尚第6図a,b,c、及びdはデータを4ビツ
ト毎に区切つた例を示し、eはデータを示す。
ト毎に区切つた例を示し、eはデータを示す。
更にf〜lは前記7ビツト分に相当する並列信
号を夫々示す。
号を夫々示す。
以上の説明から判る様に第4図に示す従来の回
路はゲート回路2は高次群クロツクf0で動作しな
ければならず、インヒビツトゲート6は高次群ク
ロツクf0を1ビツトだけインヒビツトしなければ
ならないと云う欠点があり、又第5図に示す従来
の回路は高次群クロツクf0の1/4の周波数で動作
を行う多数のゲート回路12〜15を使用しなけ
ればならず、此の事は高次群クロツクf0が例えば
1.6Gの様な高い周波数の場合には動作安定度、
回路規模の点で問題を生ずると云う欠点があつ
た。
路はゲート回路2は高次群クロツクf0で動作しな
ければならず、インヒビツトゲート6は高次群ク
ロツクf0を1ビツトだけインヒビツトしなければ
ならないと云う欠点があり、又第5図に示す従来
の回路は高次群クロツクf0の1/4の周波数で動作
を行う多数のゲート回路12〜15を使用しなけ
ればならず、此の事は高次群クロツクf0が例えば
1.6Gの様な高い周波数の場合には動作安定度、
回路規模の点で問題を生ずると云う欠点があつ
た。
本発明の目的は上記従来方式の欠点を除去し、
回路規模が小さく且つ動作安定度の高いフレーム
同期復帰方式を提供することである。
回路規模が小さく且つ動作安定度の高いフレーム
同期復帰方式を提供することである。
上記の問題点は、受信信号を順次入力するシフ
トレジスタと、該シフトレジスタの各ビツトの信
号を書込み、クロツクパルスを分周した分周パル
スで読出すレジスタとを備えたデイジタル伝送装
置のフレーム同期方式において、 該レジスタの各出力ビツトパターンと同期パタ
ーンとの一致を検出するゲート回路と、 第1のフレームカウンタが所定カウント値とな
つた時、該ゲート回路出力の一致又は不一致信号
を検出する不一致検出回路と、 該不一致検出回路の出力を受け同期状態か非同
期状態かを判定する同期保護回路と、 該同期保護回路の非同期状態信号により該第1
のフレームカウンタへの該分周パルスの入力を1
パルスだけインヒビツトする第1のインヒビツト
ゲートと、 該同期保護回路より非同期状態信号が出力され
ている間第2のインヒビツトゲートを介して前記
分周パルスをカウントする第2のフレームカウン
タと、 該第2のフレームカウンタが所定カウント値と
なつた時、分周すべき前記クロツクパルスを1ビ
ツトだけインヒビツトする第3のインヒビツトゲ
ートとを設けたことを特徴とするフレーム同期復
帰方式によつて解決される。
トレジスタと、該シフトレジスタの各ビツトの信
号を書込み、クロツクパルスを分周した分周パル
スで読出すレジスタとを備えたデイジタル伝送装
置のフレーム同期方式において、 該レジスタの各出力ビツトパターンと同期パタ
ーンとの一致を検出するゲート回路と、 第1のフレームカウンタが所定カウント値とな
つた時、該ゲート回路出力の一致又は不一致信号
を検出する不一致検出回路と、 該不一致検出回路の出力を受け同期状態か非同
期状態かを判定する同期保護回路と、 該同期保護回路の非同期状態信号により該第1
のフレームカウンタへの該分周パルスの入力を1
パルスだけインヒビツトする第1のインヒビツト
ゲートと、 該同期保護回路より非同期状態信号が出力され
ている間第2のインヒビツトゲートを介して前記
分周パルスをカウントする第2のフレームカウン
タと、 該第2のフレームカウンタが所定カウント値と
なつた時、分周すべき前記クロツクパルスを1ビ
ツトだけインヒビツトする第3のインヒビツトゲ
ートとを設けたことを特徴とするフレーム同期復
帰方式によつて解決される。
本発明に依ると高次群クロツクf0で動作する回
路はインヒビツトゲート1個のみであり、且つ高
次群クロツクf0の1/4の周波数で動作するゲート
回路も少ないので回路規模が小さく且つ動作安定
度の高いフレーム同期復帰方式を実現出来ると云
う効果が生まれる。
路はインヒビツトゲート1個のみであり、且つ高
次群クロツクf0の1/4の周波数で動作するゲート
回路も少ないので回路規模が小さく且つ動作安定
度の高いフレーム同期復帰方式を実現出来ると云
う効果が生まれる。
第1図は本発明に依るフレーム同期回路の一実
施例を示す図である。
施例を示す図である。
第2図は第1図の回路の動作の説明図である。
図中、20はゲート回路、21はインヒビツト
ゲート、22はインバータ、23はインヒビツト
ゲート、24はフレームカウンタ、25はインヒ
ビツトパルス発生回路である。
ゲート、22はインバータ、23はインヒビツト
ゲート、24はフレームカウンタ、25はインヒ
ビツトパルス発生回路である。
以下図に従つて本発明の詳細を説明する。
高次群入力データはシフトレジスタ1に入り、
直列/並列変換されてレジスタ10に入る。
直列/並列変換されてレジスタ10に入る。
一方高次群クロツクf0はインヒビツトゲート6
を通つて1/4分周回路7で1/4分周され、レジスタ
10を駆動する。又インヒビツトゲート21を介
してフレームカウンタ5を、インヒビツトゲート
23を介してフレームカウンタ24を夫々駆動す
る。
を通つて1/4分周回路7で1/4分周され、レジスタ
10を駆動する。又インヒビツトゲート21を介
してフレームカウンタ5を、インヒビツトゲート
23を介してフレームカウンタ24を夫々駆動す
る。
レジスタ10の出力はゲート回路20により同
期パターンであるか否かが調べられる。尚ゲート
回路20は明らかに高次群クロツクf0の1/4の速
度で動作する。
期パターンであるか否かが調べられる。尚ゲート
回路20は明らかに高次群クロツクf0の1/4の速
度で動作する。
ゲート回路20に於いて不一致の時は不一致検
出回路3は不一致信号を同期保護回路4、インバ
ータ22、及びインヒビツトゲート23を介して
フレームカウンタ24に送り、フレームカウンタ
24は不一致回数をカウントし、所定の回数カウ
ント(1フレーム分)すると、其の検出位置は同
期ビツトの位置でないと判定し、インヒビツトパ
ルス発生回路25を駆動してインヒビツトゲート
6を動作させて1ビツト位置をづらす。
出回路3は不一致信号を同期保護回路4、インバ
ータ22、及びインヒビツトゲート23を介して
フレームカウンタ24に送り、フレームカウンタ
24は不一致回数をカウントし、所定の回数カウ
ント(1フレーム分)すると、其の検出位置は同
期ビツトの位置でないと判定し、インヒビツトパ
ルス発生回路25を駆動してインヒビツトゲート
6を動作させて1ビツト位置をづらす。
以上の動作を繰り返している内、ゲート回路2
0から一致信号が出ると不一致検出回路3は一致
信号を同期保護回路4、インヒビツトゲート21
を介してフレームカウンタ5に送り、フレームカ
ウンタ5は次の検出位置の時の再び不一致検出回
路3を駆動し、次も一致信号が出ているか否かを
調べ、一致信号が出ている時は同期保護回路4に
より同期状態に入る。
0から一致信号が出ると不一致検出回路3は一致
信号を同期保護回路4、インヒビツトゲート21
を介してフレームカウンタ5に送り、フレームカ
ウンタ5は次の検出位置の時の再び不一致検出回
路3を駆動し、次も一致信号が出ているか否かを
調べ、一致信号が出ている時は同期保護回路4に
より同期状態に入る。
上記動作を第2図に図示する。第2図aに示す
様に1フレームはNビツトで構成される。
様に1フレームはNビツトで構成される。
第2図aの最初の4ビツト〔(1)で示す〕は同期
信号F0(0011)であり、(2)はCH1のデータで、
(3)はCH2のデータである。(N/8)は同期信
号F1(1100)であり、(n−1)はCH3のデータ
であり、(N/4)はCH4のデータである。
信号F0(0011)であり、(2)はCH1のデータで、
(3)はCH2のデータである。(N/8)は同期信
号F1(1100)であり、(n−1)はCH3のデータ
であり、(N/4)はCH4のデータである。
今第2図aに示す信号が第2図bに示す様に区
切られてレジスタ10に入つたとする。其の時の
信号を(1)1、次に入る信号を(2)1……(N/4)1と
する。此の場合にはゲート回路20から不一致信
号が出るので、(1)1→(2)1……(N/4)1と1フレ
ーム経過するとインヒビツトゲート6で1ビツト
づらす。
切られてレジスタ10に入つたとする。其の時の
信号を(1)1、次に入る信号を(2)1……(N/4)1と
する。此の場合にはゲート回路20から不一致信
号が出るので、(1)1→(2)1……(N/4)1と1フレ
ーム経過するとインヒビツトゲート6で1ビツト
づらす。
次は第2図cに示す様に(1)2→(2)2……(N/
4)2の順にレジスタ10に入る。此の場合にもゲ
ート回路20から不一致信号が出るので1フレー
ム経過するとインヒビツトゲート6で1ビツトづ
らす。
4)2の順にレジスタ10に入る。此の場合にもゲ
ート回路20から不一致信号が出るので1フレー
ム経過するとインヒビツトゲート6で1ビツトづ
らす。
次は第2図dに示す様に(1)3→(2)3……(N/
4)3の順にレジスタ10に入る。此の場合にもゲ
ート回路20から不一致信号が出るので1フレー
ム経過するとインヒビツトゲート6で1ビツトづ
らす。
4)3の順にレジスタ10に入る。此の場合にもゲ
ート回路20から不一致信号が出るので1フレー
ム経過するとインヒビツトゲート6で1ビツトづ
らす。
次は第2図eに示す様に同期信号F0(0011)が
レジスタ10に入るのでゲート回路20から一致
信号が出る。
レジスタ10に入るのでゲート回路20から一致
信号が出る。
以上詳細に説明した様に本発明によれば、回路
規模が小さく且つ動作安定度の高いフレーム同期
復帰方式を実現出来ると云う大きい効果がある。
規模が小さく且つ動作安定度の高いフレーム同期
復帰方式を実現出来ると云う大きい効果がある。
第1図は本発明に依るフレーム同期回路の一実
施例を示す図示である。第2図は第1図の回路の
動作の説明図である。第3図は本明細書で取り扱
うフレーム・パターンの構成を示す図示である。
第4図は従来のフレーム同期回路の一例を示す図
である。第5図は従来のフレーム同期回路の別の
一例を示す図である。第6図は第5図の回路動作
を説明する図である。 図中、1はシフトレジスタ、2はゲート回路、
3は不一致検出回路、4は同期保護回路、5はフ
レームカウンタ、6はインヒビツトゲート、7は
1/4分周回路、8はレジスタ、10はレジスタ、
11は遅延回路、12〜15はゲート回路、16
はオア回路、17は選択制御回路、18はCH選
択回路、20はゲート回路、21はインヒビツト
ゲート、22はインバータ、23はインヒビツト
ゲート、24はフレームカウンタ、25はインヒ
ビツトパルス発生回路である。
施例を示す図示である。第2図は第1図の回路の
動作の説明図である。第3図は本明細書で取り扱
うフレーム・パターンの構成を示す図示である。
第4図は従来のフレーム同期回路の一例を示す図
である。第5図は従来のフレーム同期回路の別の
一例を示す図である。第6図は第5図の回路動作
を説明する図である。 図中、1はシフトレジスタ、2はゲート回路、
3は不一致検出回路、4は同期保護回路、5はフ
レームカウンタ、6はインヒビツトゲート、7は
1/4分周回路、8はレジスタ、10はレジスタ、
11は遅延回路、12〜15はゲート回路、16
はオア回路、17は選択制御回路、18はCH選
択回路、20はゲート回路、21はインヒビツト
ゲート、22はインバータ、23はインヒビツト
ゲート、24はフレームカウンタ、25はインヒ
ビツトパルス発生回路である。
Claims (1)
- 【特許請求の範囲】 1 受信信号を順次入力するシフトレジスタ1
と、該シフトレジスタ1の各ビツトの信号を書込
み、クロツクパルスc1kを分周した分周パルス
で読出すレジスタ10とを備えたデイジタル伝送
装置のフレーム同期方式において、 該レジスタ10の各出力ビツトパターンと同期
パターンとの一致を検出するゲート回路20と、 第1のフレームカウンタ5が所定カウント値と
なつた時、該ゲート回路20出力の一致又は不一
致信号を検出する不一致検出回路3と、 該不一致検出回路3の出力を受け同期状態か非
同期状態かを判定する同期保護回路4と、 該同期保護回路4の非同期状態信号により該第
1のフレームカウンタ5へ入力する該分周パルス
を1パルスだけインヒビツトする第1のインヒビ
ツトゲート21と、 該同期保護回路4より非同期状態信号が出力さ
れている間第2のインヒビツトゲート23を介し
て前記分周パルスをカウントする第2のフレーム
カウンタ24と、 該第2のフレームカウンタ24が所定カウント
値となつた時、分周すべき前記クロツクパルスを
1ビツトだけインヒビツトする第3のインヒビツ
ドゲート6とを設けたことを特徴とするフレーム
同期復帰方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59263378A JPS61140241A (ja) | 1984-12-13 | 1984-12-13 | フレ−ム同期復帰方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59263378A JPS61140241A (ja) | 1984-12-13 | 1984-12-13 | フレ−ム同期復帰方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61140241A JPS61140241A (ja) | 1986-06-27 |
JPH0426259B2 true JPH0426259B2 (ja) | 1992-05-06 |
Family
ID=17388654
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59263378A Granted JPS61140241A (ja) | 1984-12-13 | 1984-12-13 | フレ−ム同期復帰方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61140241A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3782496T2 (de) * | 1986-08-30 | 1993-04-15 | Fujitsu Ltd | Multiplexverteilanordnung in einem synchronen multiplexiersystem. |
JPS63131627A (ja) * | 1986-11-20 | 1988-06-03 | Aihon Kk | Pwm時分割多重伝送装置 |
JPH01138831A (ja) * | 1987-09-25 | 1989-05-31 | Nec Corp | フレーム同期回路 |
DE3841234A1 (de) * | 1987-12-08 | 1989-08-03 | Toyota Motor Co Ltd | Sperrdifferential |
-
1984
- 1984-12-13 JP JP59263378A patent/JPS61140241A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS61140241A (ja) | 1986-06-27 |
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