JPS61140221A - タイミング発生回路 - Google Patents
タイミング発生回路Info
- Publication number
- JPS61140221A JPS61140221A JP59262003A JP26200384A JPS61140221A JP S61140221 A JPS61140221 A JP S61140221A JP 59262003 A JP59262003 A JP 59262003A JP 26200384 A JP26200384 A JP 26200384A JP S61140221 A JPS61140221 A JP S61140221A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- frequency divider
- reset
- original clock
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、単一のクロック源から複数の分周器により複
数の周波数の信号を発生する回路に関するもので、特に
各分周周波数信号が各々ある一定のタイミングパターン
を持つタイミング発生回路に関するものである。
数の周波数の信号を発生する回路に関するもので、特に
各分周周波数信号が各々ある一定のタイミングパターン
を持つタイミング発生回路に関するものである。
一般に、非同期系分周器では、フリップフロップ等を使
用してクロック信号を分周している。このため、単一の
原クロックを複数の分周器で分周して各々同期した、複
数の周波数の信号を発生させる場合、その各周波数にお
ける同期のタイミングパターン（位相関係）は電源投入
時における各分周器の各７リツプ７０ツグの出力の状態
（初期状態）によりて決まる。
用してクロック信号を分周している。このため、単一の
原クロックを複数の分周器で分周して各々同期した、複
数の周波数の信号を発生させる場合、その各周波数にお
ける同期のタイミングパターン（位相関係）は電源投入
時における各分周器の各７リツプ７０ツグの出力の状態
（初期状態）によりて決まる。
すなわち、電源投入時においては、各分周器の各７リツ
グ７ｏツグ出力の初期状態が一定ではないため、タイミ
ング回路から発生する各周波数間の位相関係が電源の切
換えを行うごとに変わる可能性が出てくる。たとえば１
７４ 分周、１／６分周の２種の分局周波数を発生する
タイミング回路では原クロックを１／４分周回路と１７
６分周回路とで分周しているが、第４図に示すように、
１／４分周回路と１７６分周回路の初期状態により１お
よび２の２通りの位相関係が考えられる。この２通りの
位相関係のいずれになるかは、電源投入時の１／４およ
び１／６分周器の７リツプフロツプの初期状態がどうで
あるかで決まる。
グ７ｏツグ出力の初期状態が一定ではないため、タイミ
ング回路から発生する各周波数間の位相関係が電源の切
換えを行うごとに変わる可能性が出てくる。たとえば１
７４ 分周、１／６分周の２種の分局周波数を発生する
タイミング回路では原クロックを１／４分周回路と１７
６分周回路とで分周しているが、第４図に示すように、
１／４分周回路と１７６分周回路の初期状態により１お
よび２の２通りの位相関係が考えられる。この２通りの
位相関係のいずれになるかは、電源投入時の１／４およ
び１／６分周器の７リツプフロツプの初期状態がどうで
あるかで決まる。
また、タイミング回路動作中においても雑音等の影響に
より一旦同期がはずれ再び同期した場合に、同期はずれ
の前の位相関係と再同期後の位相関係が変わる可能性も
ある。
より一旦同期がはずれ再び同期した場合に、同期はずれ
の前の位相関係と再同期後の位相関係が変わる可能性も
ある。
以上のような現像が起こる丸め一般には、電源投入時に
各分周回路の７リツプフロツプを初期状態にリセットし
ている。このリセットにより各分周回路の７リツプフロ
ツプの初期状態は、すべて同じレベルとなるため各分周
器からの分周周波数信号の位相関係は、必ず決まった１
つの位相関係に落ち着く。
各分周回路の７リツプフロツプを初期状態にリセットし
ている。このリセットにより各分周回路の７リツプフロ
ツプの初期状態は、すべて同じレベルとなるため各分周
器からの分周周波数信号の位相関係は、必ず決まった１
つの位相関係に落ち着く。
しかし、動作中に同期がけずれた場合に関しては、この
ような初期状態へのリセットでは解決できない。
ような初期状態へのリセットでは解決できない。
本発明におけるタイミング発生回路においては、原クロ
ックを分間する複数の分周器と、複数の分周器から分周
比の異なる複数の出力を得る出力手段と、複数の出力の
各分局比の公倍数の分周毎に全ての分周器をリセットす
る手段とを有している。
ックを分間する複数の分周器と、複数の分周器から分周
比の異なる複数の出力を得る出力手段と、複数の出力の
各分局比の公倍数の分周毎に全ての分周器をリセットす
る手段とを有している。
すなわち、複数の出力の各分局比の公倍数の分局毎に各
分周器をリセットしているので、雑音によって各分周器
の同期がはずれても、すみやかく自動的に各出力の位相
関係を元にもどすことができる。
分周器をリセットしているので、雑音によって各分周器
の同期がはずれても、すみやかく自動的に各出力の位相
関係を元にもどすことができる。
次に図面を参照して本発明をより詳細に説明する。
第１図に本発明の一実施例による概略ブロック図を、第
２図には１／４分周器と１／６分周器に訃ける具体的な
構成例を示す。３は各々分周比の違う分周器、４は原ク
ロック発振回路、５は分局比の最小公倍数だけ原クロッ
クを計数するカウンター、６は分周器をリセットするた
めのリセットライン、７は原クロックラインである。
２図には１／４分周器と１／６分周器に訃ける具体的な
構成例を示す。３は各々分周比の違う分周器、４は原ク
ロック発振回路、５は分局比の最小公倍数だけ原クロッ
クを計数するカウンター、６は分周器をリセットするた
めのリセットライン、７は原クロックラインである。
原クロック発振回路４からのクロックにより、各分周器
３およびリセット用カク／り５が動作する。カラ／り５
は各分周器３の分周比の最小公倍数の原クロックを計数
した時点でリセットパルスを各分周器３に送り、各分周
器３をリセットする。
３およびリセット用カク／り５が動作する。カラ／り５
は各分周器３の分周比の最小公倍数の原クロックを計数
した時点でリセットパルスを各分周器３に送り、各分周
器３をリセットする。
各分周器３においては、リセットつまり初期出力状態が
低レベルの状態より分局を開始するようにされている。
低レベルの状態より分局を開始するようにされている。
各分局比の最小公倍数の原クロック信号のクロック数毎
でのリセットであるので、一度リセットがかかれば雑音
等のない安定動作状態においては、各分周回路３の７リ
ツプフロツプ出力がすべて低レベルの時点でリセットが
かかることとなり、結果的にリセットパルスによる分周
回路３からの出力には影響を与えない。
でのリセットであるので、一度リセットがかかれば雑音
等のない安定動作状態においては、各分周回路３の７リ
ツプフロツプ出力がすべて低レベルの時点でリセットが
かかることとなり、結果的にリセットパルスによる分周
回路３からの出力には影響を与えない。
また動作中に位相関係が変化した場合にも各分局比の最
小公倍数の原クロック毎に必ず各分周器３の７リツプフ
ロツプにリセットがかかるためこの時点で必ず規定の位
相関係に戻る。
小公倍数の原クロック毎に必ず各分周器３の７リツプフ
ロツプにリセットがかかるためこの時点で必ず規定の位
相関係に戻る。
第３図には１７４分周器および１／６分周器の２種類の
分周器で構成されるタイミング発生回路を例として示す
。８は１／４分周周波数出力端子、９は１／６分周周波
数出力端子、１０は１７４分周器のフリップフロップ、
１１は１／６分周器を構成するスリップ７０ツブ、１１
′は１／６分周器 ・内のＮＯＲゲートである。また、
１２はカク／ト用７リツグ７０ツブであり、この例にお
いては１／６分周回路内の７リツプ７０ツブもカウント
用に使用している。１３は原クロック発振回路、１４は
原クロックライン、１５〜１７はカウンタよりのカウン
ト信号ライン、１８は１／４分周器へのリセットライン
である。
分周器で構成されるタイミング発生回路を例として示す
。８は１／４分周周波数出力端子、９は１／６分周周波
数出力端子、１０は１７４分周器のフリップフロップ、
１１は１／６分周器を構成するスリップ７０ツブ、１１
′は１／６分周器 ・内のＮＯＲゲートである。また、
１２はカク／ト用７リツグ７０ツブであり、この例にお
いては１／６分周回路内の７リツプ７０ツブもカウント
用に使用している。１３は原クロック発振回路、１４は
原クロックライン、１５〜１７はカウンタよりのカウン
ト信号ライン、１８は１／４分周器へのリセットライン
である。
原クロック回路１３からの原クロックを１／４および１
／６に分周し、おのおの出力端子９より出力する。この
際、１／６分周回路内のフリップフロップ１１とその出
力を受けるフリップフロップ１２はカウンターとして原
クロックを１２だけ計数してリセット信号を出力する。
／６に分周し、おのおの出力端子９より出力する。この
際、１／６分周回路内のフリップフロップ１１とその出
力を受けるフリップフロップ１２はカウンターとして原
クロックを１２だけ計数してリセット信号を出力する。
つまり、各７リツプ７０ツブ１１，１２よりの出力信号
ライン１５〜１７および９は、１２個の原クロック毎く
すべて低レベルとなり、ＯＲゲート１９から１／４分周
器のリセット信号／１８に低レベルのリセット信号が出
力される。このカウント数１２は分周比４および６の最
小公倍数である。以後においても、１２個の原クロック
毎にリセットがかかるが、そのリセットのかかる時間は
１／４分周器の７リツプ７０ツグ１０の出力がすべて低
レベルの期間であるため、結果的にはリセット信号は１
／４分周器に無関係のものとなる。この様子を第４図に
示した。以上の説明では各７リツプ７０ツブは、リセッ
ト端子に低レベルが入力された場合においてリセットが
かかり、クロックφ入力に関しては立ち下りエッヂにお
いてＤ入力端子でラッチされたデータの出力をＱ出力か
ら行うものとして説明し九。
ライン１５〜１７および９は、１２個の原クロック毎く
すべて低レベルとなり、ＯＲゲート１９から１／４分周
器のリセット信号／１８に低レベルのリセット信号が出
力される。このカウント数１２は分周比４および６の最
小公倍数である。以後においても、１２個の原クロック
毎にリセットがかかるが、そのリセットのかかる時間は
１／４分周器の７リツプ７０ツグ１０の出力がすべて低
レベルの期間であるため、結果的にはリセット信号は１
／４分周器に無関係のものとなる。この様子を第４図に
示した。以上の説明では各７リツプ７０ツブは、リセッ
ト端子に低レベルが入力された場合においてリセットが
かかり、クロックφ入力に関しては立ち下りエッヂにお
いてＤ入力端子でラッチされたデータの出力をＱ出力か
ら行うものとして説明し九。
本発明は単一の原り１ツクから複数種の分周器で複数種
の分周周波数を発生させるタイミング回路において、各
分周器の分周比の最小公倍数の原クロック毎に各分周器
の７リツプ７０クプにリセットをかけるカウンタを設け
ることにより、各分局周波数出力信号の位相関係をある
規定の位相関係に保つことができる。
の分周周波数を発生させるタイミング回路において、各
分周器の分周比の最小公倍数の原クロック毎に各分周器
の７リツプ７０クプにリセットをかけるカウンタを設け
ることにより、各分局周波数出力信号の位相関係をある
規定の位相関係に保つことができる。
第１図は本発明の一実施例によるブロック図、第２図は
本発明の一実施例の具体的な回路図、第３図は本発明の
一実施例のタイミングチャートである。第４図は従来の
タイミング発生回路の出力タイミング図である。 １・・・・・・１／４分周周波数と１／６分周周波数と
の第１の位相関係、２・・・・・・１／４分周周波数と
１／６分周周波数との第２の位相関係、３・・・・・・
互互分周比の異なる分周器、４・・・・・・原クロック
発振回路、５・・・・・・カウンタ、６・・・・・・リ
セット信号２イ／、７・・・・・・原クロックライン、
８・・・・・・１／４分周周波数出力端子、９・・・・
−１／ ６分周周波数出力端子、１０・・・・・・１／
４分周器の７リツプフロツプ、１１・・・・・・１／６
分周器の７リツプフロツプ、１２・・・・・・カウンタ
の７リツプフロツグ、１３・・・・・・原クロック発振
回路、１４・・・・・・原クロックライン、１５・・・
・・・カウンタよりの信号ツイン、１６・・・・・・カ
ウンタよりの信号フィン、１７・・・・・・カウンタよ
りの信号ライン、１８・・・・・・リセット信号ライン
、１９・・・・・・ＯＲゲート。
本発明の一実施例の具体的な回路図、第３図は本発明の
一実施例のタイミングチャートである。第４図は従来の
タイミング発生回路の出力タイミング図である。 １・・・・・・１／４分周周波数と１／６分周周波数と
の第１の位相関係、２・・・・・・１／４分周周波数と
１／６分周周波数との第２の位相関係、３・・・・・・
互互分周比の異なる分周器、４・・・・・・原クロック
発振回路、５・・・・・・カウンタ、６・・・・・・リ
セット信号２イ／、７・・・・・・原クロックライン、
８・・・・・・１／４分周周波数出力端子、９・・・・
−１／ ６分周周波数出力端子、１０・・・・・・１／
４分周器の７リツプフロツプ、１１・・・・・・１／６
分周器の７リツプフロツプ、１２・・・・・・カウンタ
の７リツプフロツグ、１３・・・・・・原クロック発振
回路、１４・・・・・・原クロックライン、１５・・・
・・・カウンタよりの信号ツイン、１６・・・・・・カ
ウンタよりの信号フィン、１７・・・・・・カウンタよ
りの信号ライン、１８・・・・・・リセット信号ライン
、１９・・・・・・ＯＲゲート。
Claims (1)
- 単一の原クロック信号を分周する複数の分周器と、該複
数の分周器から複数種類の周波数の出力信号を得る手段
と、前記複数種類の出力信号の分周比の公倍数を計数す
るごとに前記分周器をリセットする手段とを有すること
を特徴とするタイミング発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59262003A JPS61140221A (ja) | 1984-12-12 | 1984-12-12 | タイミング発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59262003A JPS61140221A (ja) | 1984-12-12 | 1984-12-12 | タイミング発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61140221A true JPS61140221A (ja) | 1986-06-27 |
Family
ID=17369657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59262003A Pending JPS61140221A (ja) | 1984-12-12 | 1984-12-12 | タイミング発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61140221A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01177216A (ja) * | 1988-01-05 | 1989-07-13 | Canon Inc | 信号発生システム |
| JPH0236614A (ja) * | 1988-07-26 | 1990-02-06 | Anritsu Corp | クロックパルス発生回路 |
| JPH0226183U (ja) * | 1988-07-29 | 1990-02-21 | ||
| US6715093B1 (en) * | 2000-04-28 | 2004-03-30 | Hewlett-Packard Development Company, L.P. | Method for triggering an asynchronous event by creating a lowest common denominator clock |
-
1984
- 1984-12-12 JP JP59262003A patent/JPS61140221A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01177216A (ja) * | 1988-01-05 | 1989-07-13 | Canon Inc | 信号発生システム |
| JPH0236614A (ja) * | 1988-07-26 | 1990-02-06 | Anritsu Corp | クロックパルス発生回路 |
| JPH0226183U (ja) * | 1988-07-29 | 1990-02-21 | ||
| US6715093B1 (en) * | 2000-04-28 | 2004-03-30 | Hewlett-Packard Development Company, L.P. | Method for triggering an asynchronous event by creating a lowest common denominator clock |
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