JPS6331314A - 位相同期回路 - Google Patents
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- JPS6331314A JPS6331314A JP61175150A JP17515086A JPS6331314A JP S6331314 A JPS6331314 A JP S6331314A JP 61175150 A JP61175150 A JP 61175150A JP 17515086 A JP17515086 A JP 17515086A JP S6331314 A JPS6331314 A JP S6331314A
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- PHEDXBVPIONUQT-RGYGYFBISA-N phorbol 13-acetate 12-myristate Chemical compound C([C@]1(O)C(=O)C(C)=C[C@H]1[C@@]1(O)[C@H](C)[C@H]2OC(=O)CCCCCCCCCCCCC)C(CO)=C[C@H]1[C@H]1[C@]2(OC(C)=O)C1(C)C PHEDXBVPIONUQT-RGYGYFBISA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は通信システムで使用される位相同期回路に関す
るものである。
るものである。
(従来の技術とその問題点)
位相同期回路は、入力信号と同一周波数で位相同期した
出力信号を得ることができ、しかも雑音抑圧効果を有す
るため、近年通信シ!テムにおいて幅広く使用されてい
る。例えば、ディジタル信号伝送の受信装置におけるタ
イミング信号再生回路、従属同期方式によるディジタル
統合網におCブるクロック供給装置等に使用されている
。
出力信号を得ることができ、しかも雑音抑圧効果を有す
るため、近年通信シ!テムにおいて幅広く使用されてい
る。例えば、ディジタル信号伝送の受信装置におけるタ
イミング信号再生回路、従属同期方式によるディジタル
統合網におCブるクロック供給装置等に使用されている
。
第6図はこのような従来の位相同開回路の構成を示すブ
ロック図であり、同図に示されるようにこの位相同期回
路は位相比較器47、低域通過フィルタ48、電圧制御
発振器49、分周器51からなる。入力端子46には伝
送路からの信号×(1>が入力され、出力端子50から
この位相同期回路の出力信号(1>が出力される。分周
器51は電圧制御発振器49の出力信号v(t)を分周
して信号y(t>を生成する。位相比較器47は信号X
(t)と信@y(t>との位相を比較し位相差に応じ
た信号u(t>を出力する。低域通過フィルタ48は信
号u (t)のジッタを抑圧する。電圧制御発]辰器4
9は低域通過フィルタ48の出力電圧に応じた周波数で
発j辰する。
ロック図であり、同図に示されるようにこの位相同期回
路は位相比較器47、低域通過フィルタ48、電圧制御
発振器49、分周器51からなる。入力端子46には伝
送路からの信号×(1>が入力され、出力端子50から
この位相同期回路の出力信号(1>が出力される。分周
器51は電圧制御発振器49の出力信号v(t)を分周
して信号y(t>を生成する。位相比較器47は信号X
(t)と信@y(t>との位相を比較し位相差に応じ
た信号u(t>を出力する。低域通過フィルタ48は信
号u (t)のジッタを抑圧する。電圧制御発]辰器4
9は低域通過フィルタ48の出力電圧に応じた周波数で
発j辰する。
次に本回路の動作について説明する。
入力端子46に入力される伝送路からの信号x(t)、
分周器51の出力信号y(t)、電圧制御発振器49の
出力信号v(t)をそれぞれx (t)=J2Asin
(ωt+δ(t))・・・(1) V(t)−J2cos (ωt+θ(t)/R)・・
・(2) v (t)=J2cos (Rωt+θ(t))・・
・(3) と定義する。
分周器51の出力信号y(t)、電圧制御発振器49の
出力信号v(t)をそれぞれx (t)=J2Asin
(ωt+δ(t))・・・(1) V(t)−J2cos (ωt+θ(t)/R)・・
・(2) v (t)=J2cos (Rωt+θ(t))・・
・(3) と定義する。
ただし、ωは入力角周波数、δ(1)は入力位相、Aは
娠幅実効値、Rは分周器51の分周比、θ(1)は電圧
制御発振器49の出力位相である。
娠幅実効値、Rは分周器51の分周比、θ(1)は電圧
制御発振器49の出力位相である。
位相比較器47として乗算器を用いた場合、乗算器出力
の低周波成分u (t)は u (t ) =Asin(δ(1>−〇(t)/R)
卒A(δ(1)−〇(t)/R) ・・・(4) と求まる。ただし、上式が成り立つのは、位相差δ(1
)−〇(t>/Rが小ざく、線形近似が成立する場合で
ある。上式より、x (t)とy(t)の位相差に比例
した電圧が検出される。u (t)は低域通過フィルタ
48によりジッタが抑圧された後、電圧制御発振器49
に入力される。電圧制御発振器49は入力電圧に比例し
て出力周波数が変化する。電圧制御発振器49の出力は
分周器51により’I/Rに分周された後、位相比較器
47にフィードバックされ、信号X (t)とy(t)
の同期が確立するように制御される。なお、第6図にお
いて分周器51が存在しない場合もあり、その場合は、
電圧制御発振器49の出力v(t)がそのまま位相比較
器47にフィードバックなされる。
の低周波成分u (t)は u (t ) =Asin(δ(1>−〇(t)/R)
卒A(δ(1)−〇(t)/R) ・・・(4) と求まる。ただし、上式が成り立つのは、位相差δ(1
)−〇(t>/Rが小ざく、線形近似が成立する場合で
ある。上式より、x (t)とy(t)の位相差に比例
した電圧が検出される。u (t)は低域通過フィルタ
48によりジッタが抑圧された後、電圧制御発振器49
に入力される。電圧制御発振器49は入力電圧に比例し
て出力周波数が変化する。電圧制御発振器49の出力は
分周器51により’I/Rに分周された後、位相比較器
47にフィードバックされ、信号X (t)とy(t)
の同期が確立するように制御される。なお、第6図にお
いて分周器51が存在しない場合もあり、その場合は、
電圧制御発振器49の出力v(t)がそのまま位相比較
器47にフィードバックなされる。
またこの位相同期回路は産報出版rPLL−ICの使い
方J (1976年)第3章および第4章に記載され
た如く、第7図に示されるような等価ブロック図で表さ
れる。同図においてδ(S)、θ(S)はそれぞれ入力
位相、出力位相をラプラス変換を用いて表わしている。
方J (1976年)第3章および第4章に記載され
た如く、第7図に示されるような等価ブロック図で表さ
れる。同図においてδ(S)、θ(S)はそれぞれ入力
位相、出力位相をラプラス変換を用いて表わしている。
符号52は減算器、符号53は増幅器を表す。ここで、
Aは入力信号消失の実効値を表わす。符号54.55.
56は低域通過フィルタ48、電圧制御発振器49およ
び分周器51の伝達関数F(S)、K/S、1/Rであ
る。
Aは入力信号消失の実効値を表わす。符号54.55.
56は低域通過フィルタ48、電圧制御発振器49およ
び分周器51の伝達関数F(S)、K/S、1/Rであ
る。
第7図に示す回路の閉ループ伝達関数H(s>は
AKF (s>/5
H(s)=□・・・(5)
1+AKF (s>/R3
となり、上式より位相同期回路の特性を決定する要素が
導出される。
導出される。
ところで、位相同期回路において入力信号は常に供給さ
れているとは限らず、入力信号が消失した時は、消失以
前と同一の周波数の自走出力を得られるのが望ましい。
れているとは限らず、入力信号が消失した時は、消失以
前と同一の周波数の自走出力を得られるのが望ましい。
例えば、従屈同明方式のディジタル統合網のクロック供
給装置として使用される位相同期回路においては、温度
等の環境変動による特性変動の極めて小さい水晶振動子
を用いた電圧制御発振器を使用し、かつ、低域通過フィ
ルタの時定数を非常に大きい値とする。こうすると、伝
送路が瞬断し、入力信号が消失した場合、消失以前と同
一周波数の自走出力を長い時間待ることができ、伝送路
の影響を小ざくすることが可能となる。
給装置として使用される位相同期回路においては、温度
等の環境変動による特性変動の極めて小さい水晶振動子
を用いた電圧制御発振器を使用し、かつ、低域通過フィ
ルタの時定数を非常に大きい値とする。こうすると、伝
送路が瞬断し、入力信号が消失した場合、消失以前と同
一周波数の自走出力を長い時間待ることができ、伝送路
の影響を小ざくすることが可能となる。
このように位相同期回路では入力信号消失の際も、安定
な自走出力を生成する必要があり、このため従来の位相
同期回路においては低域通過フィルタの時定数を非常に
大きくしてこれに対処していたが、この場合入力信号に
対する同期引き込みに非常に長い時間を要するという同
居が生ずる。
な自走出力を生成する必要があり、このため従来の位相
同期回路においては低域通過フィルタの時定数を非常に
大きくしてこれに対処していたが、この場合入力信号に
対する同期引き込みに非常に長い時間を要するという同
居が生ずる。
また、時分割伝送に用いられる位相同期回路では次に示
すような同様の問題点が生ずる。すなわち、2線デイジ
タル伝送に用いられている時分割伝送(別名ピンポン伝
送)においては、連続的な送信パルス列をバッファメモ
リに一旦蓄え、バースト周期と呼ばれる一定の周期ごと
に信号伝送速度の2倍以上の速さでメモリから読み出し
、バースト状のパルス列に変換して送出する。そして受
信側ではこのバースト状の信号を−Hバッファメモリに
蓄積した後、連続信号として読み出す。従って、時間圧
縮により空ぎ時間が生じる。このため、時分割伝送にお
いては、無信号状態が存在する。位相同期回路は、時分
割伝送においては、受信信号を識別する際のタイミング
信号の抽出回路として使用され、入力信号が存在する状
態と存在しない状態において、周波数や位相変動の少な
い良好なタイミング信号を得るためには、入力信号が存
在する状態における情報を基にして入力信号が存在しな
い状態で位相同期回路が自走する必要がある。このため
には、位相同期回路の低域通過フィルタの時定数を非常
に大きくし、無信号時における自走出力の変動を少なく
することが考えられるが、この場合初期状態における入
力に対する同期引き込みに非常に長い時間を要するとい
う問題が生ずる。
すような同様の問題点が生ずる。すなわち、2線デイジ
タル伝送に用いられている時分割伝送(別名ピンポン伝
送)においては、連続的な送信パルス列をバッファメモ
リに一旦蓄え、バースト周期と呼ばれる一定の周期ごと
に信号伝送速度の2倍以上の速さでメモリから読み出し
、バースト状のパルス列に変換して送出する。そして受
信側ではこのバースト状の信号を−Hバッファメモリに
蓄積した後、連続信号として読み出す。従って、時間圧
縮により空ぎ時間が生じる。このため、時分割伝送にお
いては、無信号状態が存在する。位相同期回路は、時分
割伝送においては、受信信号を識別する際のタイミング
信号の抽出回路として使用され、入力信号が存在する状
態と存在しない状態において、周波数や位相変動の少な
い良好なタイミング信号を得るためには、入力信号が存
在する状態における情報を基にして入力信号が存在しな
い状態で位相同期回路が自走する必要がある。このため
には、位相同期回路の低域通過フィルタの時定数を非常
に大きくし、無信号時における自走出力の変動を少なく
することが考えられるが、この場合初期状態における入
力に対する同期引き込みに非常に長い時間を要するとい
う問題が生ずる。
本発明はこのような問題点に鑑みてなされたもので、そ
の目的とするところは同期引き込み時間の短縮と、入力
消失時における安定な自走出力の生成の両者の実現を可
能とする位相同期回路を提供することにある。
の目的とするところは同期引き込み時間の短縮と、入力
消失時における安定な自走出力の生成の両者の実現を可
能とする位相同期回路を提供することにある。
[発明の構成]
(問題点を解決するための手段)
前記目的を達成するために本発明は、少なくとも位相比
較器と低域通過フィルタと電圧制御発振器とから構成さ
れる2組の位相同期ループを直列に接続し、前段の前記
位相同期ループの位相比較器からの出力を利得器を介し
て後段の前記位相同期ループの低域通過フィルタにカロ
算させたことを特徴とする。
較器と低域通過フィルタと電圧制御発振器とから構成さ
れる2組の位相同期ループを直列に接続し、前段の前記
位相同期ループの位相比較器からの出力を利得器を介し
て後段の前記位相同期ループの低域通過フィルタにカロ
算させたことを特徴とする。
(作 用)
利得器の利1qを適当に定めることにより入力信号があ
る場合にはこの位相同期回路の出力は前段の低域通過フ
ィルタの特性には依存せず後段の低域通過フィルタの特
性に依存し、入力信号がない場合には出力は前段の電圧
制御発振器の出力に依存させるようにできる。
る場合にはこの位相同期回路の出力は前段の低域通過フ
ィルタの特性には依存せず後段の低域通過フィルタの特
性に依存し、入力信号がない場合には出力は前段の電圧
制御発振器の出力に依存させるようにできる。
このため、入力信号がある場合にはこの位相同期回路の
同期引き込み時間は後段の低域通過フィルタの時定数に
応じて決定されるのでこの時定数を所望の値にすること
により所望の同期引き込み時間を得ることができる。
同期引き込み時間は後段の低域通過フィルタの時定数に
応じて決定されるのでこの時定数を所望の値にすること
により所望の同期引き込み時間を得ることができる。
また入力信号がない場合にはこの位相同期回路の出力信
号は前段の電圧制御発振器に依存するので前段の低域通
過フィルタの時定数を大きい値に設定すると前段の電圧
制御発振器の出力は入力信号消失以前の状態を長く保持
し自走するので、位相同期回路の出力信号も入力信号消
失以前の状態を長く保持し安定な出力信号を得ることが
できる。
号は前段の電圧制御発振器に依存するので前段の低域通
過フィルタの時定数を大きい値に設定すると前段の電圧
制御発振器の出力は入力信号消失以前の状態を長く保持
し自走するので、位相同期回路の出力信号も入力信号消
失以前の状態を長く保持し安定な出力信号を得ることが
できる。
(実施例)
以下図面に基づいて本発明の実施例を詳細に説明する。
第1図は本実施例における位相同期回路の構成を示すブ
ロック図であり、この位相同期回路は前段の位相同期ル
ープ(第1の位相同期回路)1と後段の位相同期ループ
(第2の位相同期回路)2とが直列に接続されてなる。
ロック図であり、この位相同期回路は前段の位相同期ル
ープ(第1の位相同期回路)1と後段の位相同期ループ
(第2の位相同期回路)2とが直列に接続されてなる。
第1の位相同期回路1は第1の位相比較器5、第1の低
域通過フィルタ6、第1の電圧制御発振器7、第1の分
周器8からなる。第1の位相比較器5には入力端子3に
入力される入力信gX+ (t)と第1の分周器8の
出力信号’y’+ (t)とが入力される。
域通過フィルタ6、第1の電圧制御発振器7、第1の分
周器8からなる。第1の位相比較器5には入力端子3に
入力される入力信gX+ (t)と第1の分周器8の
出力信号’y’+ (t)とが入力される。
第1の位相比較器5の出力信号LJ+ (t)は第1
の低域通過フィルタ6および利得器14に入力される。
の低域通過フィルタ6および利得器14に入力される。
第2の位相同期回路2は第2の位相比較器9、第2の低
域通過フィルタ10、第2の電圧制御発振器11、第2
の分周器12、加算器13、利得器14からなる。第2
の位相比較器9には第1の電圧制御発振器7の出力像@
X2 (t)と第2の分周器12の出力像@V2 (j
>とが入力される。
域通過フィルタ10、第2の電圧制御発振器11、第2
の分周器12、加算器13、利得器14からなる。第2
の位相比較器9には第1の電圧制御発振器7の出力像@
X2 (t)と第2の分周器12の出力像@V2 (j
>とが入力される。
加算器13は第2の位相比較器9の出ツク信号u2 (
t)と利)が器14の出力信号とを加算する。
t)と利)が器14の出力信号とを加算する。
第2の電圧制御発振器11の出力信号2 (t)は第2
の分周器12および出力端子4に出力され、この出力端
子4の出力信号が位相同期回路の出力信号となる。
の分周器12および出力端子4に出力され、この出力端
子4の出力信号が位相同期回路の出力信号となる。
ここで、信号X+ (j>、V+ (t)、X2(
t)、V2 (j>、V2 (t)を次のように定
義する。
t)、V2 (j>、V2 (t)を次のように定
義する。
X + (t) = (7A + 5in(ω+ t+
δ+ (1))・・・(6) y+ (t)=flcos (ω1t+θ1(1)
/R1) ・・・(7) X2 (t)=J″?1cos (R+ ω1t+
0+ (t))・・・(8) V2 (t>=−f)sin(R+ ω1t+θ2
(t)/R2) ・・・(9) V2 (t)=−F7sin (R+ R2ω+
t+02 (t))・・・(10) ただし、ω1は入力角周波数、δ1 (t)は入力位相
、A1はへ力振幅実効値、δ1 (t)は第1の電圧制
御発振器7の出力位相、δ2 (t)は第2の電圧制御
発振器の出力位相、R1は第1の分周器8の分周比、R
2は第2の分周器12の分周比である。なお、第(7)
〜第(10)式においては振幅実効値を仮に141 I
Tとしている。
δ+ (1))・・・(6) y+ (t)=flcos (ω1t+θ1(1)
/R1) ・・・(7) X2 (t)=J″?1cos (R+ ω1t+
0+ (t))・・・(8) V2 (t>=−f)sin(R+ ω1t+θ2
(t)/R2) ・・・(9) V2 (t)=−F7sin (R+ R2ω+
t+02 (t))・・・(10) ただし、ω1は入力角周波数、δ1 (t)は入力位相
、A1はへ力振幅実効値、δ1 (t)は第1の電圧制
御発振器7の出力位相、δ2 (t)は第2の電圧制御
発振器の出力位相、R1は第1の分周器8の分周比、R
2は第2の分周器12の分周比である。なお、第(7)
〜第(10)式においては振幅実効値を仮に141 I
Tとしている。
まず、第1の位相同期回路1の動作を説明する。
第1の位=、目比較器5として乗算器を用いた場合、そ
の出力の低周波成分LJ+ (t)はu + (t)
=A + 5in(δ1(t)−θ+ (t) /R
+ >:A1 (δ1(t)−〇+ (t) /R+
)・・・(11) となり、X+ (↑)と’/+ (t)との位相差
が検出される。ただし、上式が成立するのはδ1 (t
)−θ+(t)/Rが小ざく、線形近似が成立する場合
である。
の出力の低周波成分LJ+ (t)はu + (t)
=A + 5in(δ1(t)−θ+ (t) /R
+ >:A1 (δ1(t)−〇+ (t) /R+
)・・・(11) となり、X+ (↑)と’/+ (t)との位相差
が検出される。ただし、上式が成立するのはδ1 (t
)−θ+(t)/Rが小ざく、線形近似が成立する場合
である。
ul (t>は第1の低域通過フィルタ6によりジッ
タが抑圧された復、第1の電圧制御発(辰器7に入力さ
れる。第1の電圧制御発振器7は入力電圧に比例して出
力周波数が変化する発振器である。
タが抑圧された復、第1の電圧制御発(辰器7に入力さ
れる。第1の電圧制御発振器7は入力電圧に比例して出
力周波数が変化する発振器である。
第1の電圧制御発振器7の出力は第1の分周器8により
1/R1に分周された後、第1の位相比較器5にフィー
ドバックされ、信号X+ (j)と信号’J1 (t
)との同期が確立するように制御される。
1/R1に分周された後、第1の位相比較器5にフィー
ドバックされ、信号X+ (j)と信号’J1 (t
)との同期が確立するように制御される。
次に第2の位相同期回路2の動作を説明する。
第2の位相比較器9として乗算器を用いた場合、その出
力の低周波成分U2 (t)は u2 (t)=sin (δ1(t)−02(t)
/ R2):(δ1 (t)−δ2 (t)/R2)
・・・(12) となり、X2 (t)とy2 (t)との位相差が検
出される。ただし、上式が成立するのは、δ1 (t)
−δ2(t)/R2が小ざく、線形近似が成立する場合
である。
力の低周波成分U2 (t)は u2 (t)=sin (δ1(t)−02(t)
/ R2):(δ1 (t)−δ2 (t)/R2)
・・・(12) となり、X2 (t)とy2 (t)との位相差が検
出される。ただし、上式が成立するのは、δ1 (t)
−δ2(t)/R2が小ざく、線形近似が成立する場合
である。
uz (t)は、利得器]4を通過後のLJ+ (
j)と共に加算器13に入力され、さらに第2の低域通
過フィルタ10によるジッタの抑圧後、第2の電圧制御
発振器11に入力される。第2の電圧イリ御発振器11
は入力電圧に比例して出力周波数が変化する発j辰器で
ある。第2の電圧制御発(辰器11の出力は第2の分周
器12により1/R2に分周された後、第2の位相比較
器9にフィードバックされ、信号X2 (1:)と信
号V2 (↑)との同期が確立するように制御される
。
j)と共に加算器13に入力され、さらに第2の低域通
過フィルタ10によるジッタの抑圧後、第2の電圧制御
発振器11に入力される。第2の電圧イリ御発振器11
は入力電圧に比例して出力周波数が変化する発j辰器で
ある。第2の電圧制御発(辰器11の出力は第2の分周
器12により1/R2に分周された後、第2の位相比較
器9にフィードバックされ、信号X2 (1:)と信
号V2 (↑)との同期が確立するように制御される
。
第2図は本実施例の位相に着目した等価ブロック図であ
る。同図において符号15.16は減算器および増幅器
を表す。増幅器16の増幅率A1は入力信号振幅の実効
値を表す。符号17.18゜19はそれぞれ第1の低域
通過フィルタ6の伝達関数F+ (S)、第1の電圧
制御発振器7の伝達関数に+/sおよび第1の分周器8
の伝達関数1/R1を表わす。
る。同図において符号15.16は減算器および増幅器
を表す。増幅器16の増幅率A1は入力信号振幅の実効
値を表す。符号17.18゜19はそれぞれ第1の低域
通過フィルタ6の伝達関数F+ (S)、第1の電圧
制御発振器7の伝達関数に+/sおよび第1の分周器8
の伝達関数1/R1を表わす。
また第2の位相同期回路2においては符号20゜21.
22はそれぞれ減算器、加算器、増幅器を表わす。増幅
器22の増幅率Gは利得器14の利1qを表す。
22はそれぞれ減算器、加算器、増幅器を表わす。増幅
器22の増幅率Gは利得器14の利1qを表す。
また符号23,24.25はそれぞれ第2の低域通過フ
ィルタ10の伝達関数F2 (s)、第2の電圧制御
発振器11の伝達関数に2/Sおよび第2の分周器12
の伝達関数1/R2を表わす。
ィルタ10の伝達関数F2 (s)、第2の電圧制御
発振器11の伝達関数に2/Sおよび第2の分周器12
の伝達関数1/R2を表わす。
また同図においてδ1 (S)、δ1 (S)、δ2(
S)はそれぞれ入力位相、第1の電圧制御発振器7の出
力位相および第2の電圧制御発振器11の出力位相を表
わす。
S)はそれぞれ入力位相、第1の電圧制御発振器7の出
力位相および第2の電圧制御発振器11の出力位相を表
わす。
第2図において、入力位相δ1 (S)と出力位相θ1
(S)との関係は A1 K+ F+ (S)/S θ+ (S) =□61(S) 1+A1 K+ F+ (s)/ RI S・・・(
13) となる。
(S)との関係は A1 K+ F+ (S)/S θ+ (S) =□61(S) 1+A1 K+ F+ (s)/ RI S・・・(
13) となる。
一方、出力位相θ2 (S)と入力位相δ1 (S)お
よび出力位相θ1 (S)との関係はθ2 (S)=
[((1−GA + /R+ ) に2F2(S)θ
+ (S) /S ) +GAI K2 F2 (
S)δ+ (S) /S] :(1+に2 F2(S)/RzS)−・(14)とな
る。
よび出力位相θ1 (S)との関係はθ2 (S)=
[((1−GA + /R+ ) に2F2(S)θ
+ (S) /S ) +GAI K2 F2 (
S)δ+ (S) /S] :(1+に2 F2(S)/RzS)−・(14)とな
る。
ここで
GAP/R+=1 ・・・(15)の
ようにGを定めると RI K2 F2 (s)/S θ2 (S) =□61(S) i+ K2 F2 (S) / R2S・・・(1
6) となる。第16式より、入力信号が存在する場合、出力
位相θ2 (S)は、入力位相δ1 (S)と第2の低
域通過フィルタの伝達関数F2 (S)に依存してお
り、第1の低域通過フィルタの伝達関数F+ (S)
には依存しないことがわかる。
ようにGを定めると RI K2 F2 (s)/S θ2 (S) =□61(S) i+ K2 F2 (S) / R2S・・・(1
6) となる。第16式より、入力信号が存在する場合、出力
位相θ2 (S)は、入力位相δ1 (S)と第2の低
域通過フィルタの伝達関数F2 (S)に依存してお
り、第1の低域通過フィルタの伝達関数F+ (S)
には依存しないことがわかる。
次に、入力信号消失時について考察する。
このとき、入力信号の振幅実効値A1はA+=0
・・・(17)であるから、第1
4式は に2 F2 (S) /S θ2(S)・□θ1 (S) 1+ K2 F2 (S) / R2S・・・(18
) となる。つまり入力信号消失時では、出力位相θ2 (
S)は第1の電圧制御発振器7の出力位相θ1 (S)
に依存することが判明した。
・・・(17)であるから、第1
4式は に2 F2 (S) /S θ2(S)・□θ1 (S) 1+ K2 F2 (S) / R2S・・・(18
) となる。つまり入力信号消失時では、出力位相θ2 (
S)は第1の電圧制御発振器7の出力位相θ1 (S)
に依存することが判明した。
ここで、
GAP/R+=1
となるようにGの値を決定することは次のような意味が
ある。そして第1の位相同期回路1の第1の低域通過フ
ィルタ6の影響が第2の位相同期回路2の第2の低域通
過フィルタの出力に現われない。
ある。そして第1の位相同期回路1の第1の低域通過フ
ィルタ6の影響が第2の位相同期回路2の第2の低域通
過フィルタの出力に現われない。
このように利得Gを定めると、第1図に示す位相同期回
路において、入力端子3に第6式で示される信号を入力
した場合、出力端子4に現れる出力信@(第10式)は
第2の低域通過フィルタ10の特性に依存するが、第1
の低域通過フィルタ7の特性に依存しなくなる。一方、
入力信号消失時においては、出力端子4に現れる出力信
号(第10式)は第1の電圧制御発振器7の出力に依存
する。
路において、入力端子3に第6式で示される信号を入力
した場合、出力端子4に現れる出力信@(第10式)は
第2の低域通過フィルタ10の特性に依存するが、第1
の低域通過フィルタ7の特性に依存しなくなる。一方、
入力信号消失時においては、出力端子4に現れる出力信
号(第10式)は第1の電圧制御発振器7の出力に依存
する。
そこで、第1の低域通過フィルタ6の時定数を非常に大
きい値に選択し、第2の低域通過フィルタ10の時定数
は所望の過渡応答特性に応じて決定することにすれば、
入力信号が存在する場合、同期引き込み時間は第2の低
域通過フィルタ10の時定数に応じて決定されるので、
所望の過渡応答特性を得ることができる。
きい値に選択し、第2の低域通過フィルタ10の時定数
は所望の過渡応答特性に応じて決定することにすれば、
入力信号が存在する場合、同期引き込み時間は第2の低
域通過フィルタ10の時定数に応じて決定されるので、
所望の過渡応答特性を得ることができる。
また、入力信号消失の場合は、出力端子4に現れる出力
信号は第1の電圧制御発振器7の出力に従属し、第1の
低域通過フィルタ6の時定数は非常に大きい値に選択さ
れているため、第1の電圧制御発振器7の出力は入力信
号消失以前の状態を長く保持し自走することができる。
信号は第1の電圧制御発振器7の出力に従属し、第1の
低域通過フィルタ6の時定数は非常に大きい値に選択さ
れているため、第1の電圧制御発振器7の出力は入力信
号消失以前の状態を長く保持し自走することができる。
従って、出力端子4の信号も同様に入力信号消失以前の
状態を長く保持することができ、安定な出力の生成が可
能となる。
状態を長く保持することができ、安定な出力の生成が可
能となる。
このように本実施例では入力信号に対する同期引込み時
間を短縮できると同時に入力信号消失時における安定し
た出力信号の生成が可能となる。
間を短縮できると同時に入力信号消失時における安定し
た出力信号の生成が可能となる。
なお、本発明の位相同期回路において、入力信号消失の
時、非常に安定した自走出力を得るためには、第1の電
圧制御発振器7は、従来の位相同期回路における水品振
動子を用いた高精度な電圧制御発振器と同様に、高精度
な水晶娠動子を用いた方法も考えられる。一方、第2の
電圧1制御発1辰器11は、入力信号断時においては第
1の電圧制御発振器7に従属しているため、さほど高精
度のものを必要としない。また、第1図の実施例におい
て、第1および第2の分周器8.12が存在しない場合
もあり、その場合は第1の電圧制御発振器7の出力を第
1の位相比較器5に、そして第2の電圧制御発振器11
の出力を第2の位相比較器9に直接フィードバックする
。
時、非常に安定した自走出力を得るためには、第1の電
圧制御発振器7は、従来の位相同期回路における水品振
動子を用いた高精度な電圧制御発振器と同様に、高精度
な水晶娠動子を用いた方法も考えられる。一方、第2の
電圧1制御発1辰器11は、入力信号断時においては第
1の電圧制御発振器7に従属しているため、さほど高精
度のものを必要としない。また、第1図の実施例におい
て、第1および第2の分周器8.12が存在しない場合
もあり、その場合は第1の電圧制御発振器7の出力を第
1の位相比較器5に、そして第2の電圧制御発振器11
の出力を第2の位相比較器9に直接フィードバックする
。
また、第1の低域通過フィルタは、時定数を非常に大ぎ
くするために、アナログディジタル変換器(AD変換器
)、ディジタルフィルタ14、ディジタルアナログ変換
器(DA変換器)を組合せて構成してもよい。
くするために、アナログディジタル変換器(AD変換器
)、ディジタルフィルタ14、ディジタルアナログ変換
器(DA変換器)を組合せて構成してもよい。
第3図は本発明の第2実施例に係る位相同期回路の構成
ブロック図である。本実施例は時分割伝送装置の位相同
期回路として用いられるものである。同図に示されるよ
うに第1の位相同期回路1は第1の位相比較器26、第
1の低域通過フィルタ27、第1の電圧制御発振器28
からなり第2の位相同期回路2は第2の位相比較器29
、第2の低域通過フィルタ31、第2の電圧制御発振器
32、加算器30.利得器33からなる。そしてこれら
の要素はすべてディジタル信号用のものである。入力端
子3から入力される入力信号はアナログディジタル変換
器(AD変換器)34によりディジタル信号に変換され
て第1の位相比較器26に移相される。また第2の電圧
制御発振器32の出力信号はディジタルアナログ変換器
(DA変換器)35によりアナログ信号に変換されて出
力端子4から取出される。
ブロック図である。本実施例は時分割伝送装置の位相同
期回路として用いられるものである。同図に示されるよ
うに第1の位相同期回路1は第1の位相比較器26、第
1の低域通過フィルタ27、第1の電圧制御発振器28
からなり第2の位相同期回路2は第2の位相比較器29
、第2の低域通過フィルタ31、第2の電圧制御発振器
32、加算器30.利得器33からなる。そしてこれら
の要素はすべてディジタル信号用のものである。入力端
子3から入力される入力信号はアナログディジタル変換
器(AD変換器)34によりディジタル信号に変換され
て第1の位相比較器26に移相される。また第2の電圧
制御発振器32の出力信号はディジタルアナログ変換器
(DA変換器)35によりアナログ信号に変換されて出
力端子4から取出される。
第4図は第1および第2の低域通過フィルタ27.31
の構成を示すもので、これは従来から公知のものである
。すなわら、この低域通過フィルタは増幅器36、加算
器37.1サンプル遅延器38、増幅器39、加算器4
0からなる。
の構成を示すもので、これは従来から公知のものである
。すなわら、この低域通過フィルタは増幅器36、加算
器37.1サンプル遅延器38、増幅器39、加算器4
0からなる。
第5図は第1および第2の電圧制御発1辰器28゜32
の構成を示すもので、これも従来から公知のものである
。同図に示されるようにこの電圧制御発振器は増幅器4
1、加算器42.1ザンプル遅延器43、加算器44、
ロム(ROM)45からなる。加算器44には1サンプ
ル遅延器43の出力とデータ2πにω1/ω2が入力さ
れる。ここでkはサンプル番号を示し、ω1は入力周波
数を示し、ωSはサンプリング周波数を示す。
の構成を示すもので、これも従来から公知のものである
。同図に示されるようにこの電圧制御発振器は増幅器4
1、加算器42.1ザンプル遅延器43、加算器44、
ロム(ROM)45からなる。加算器44には1サンプ
ル遅延器43の出力とデータ2πにω1/ω2が入力さ
れる。ここでkはサンプル番号を示し、ω1は入力周波
数を示し、ωSはサンプリング周波数を示す。
第3図に示すように第2の実施例の動作は第1の実施例
と比較した場合、本回路がディジタル信号で動作する点
および第1の実施例における分周器8,12が無い点で
異なるが、その動作の本質は第1の実施例と変ることは
ない。従って本実施例によれば時分割伝送装置にこの位
相同期回路を用いる場合に入力信号に対する同期引き込
み時間を短縮できると同時に入力信号消失時に安定した
出力信号を得ることができる。
と比較した場合、本回路がディジタル信号で動作する点
および第1の実施例における分周器8,12が無い点で
異なるが、その動作の本質は第1の実施例と変ることは
ない。従って本実施例によれば時分割伝送装置にこの位
相同期回路を用いる場合に入力信号に対する同期引き込
み時間を短縮できると同時に入力信号消失時に安定した
出力信号を得ることができる。
[発明の効果]
以上詳細に説明したように本発明によれば同期引込み時
間を短縮できると同時に入力信号消失時でも安定した出
力信号を得ることができる。
間を短縮できると同時に入力信号消失時でも安定した出
力信号を得ることができる。
第1図は本発明の第1実施例の構成ブロック図、第2図
は第1実施例の位相に着目した等価ブロック図、第3図
は本発明の第2実施例の構成ブロック図、第4図および
第5図は第2実施例における低域通過フィルタと電圧制
御発振器の構成ブロック図、第6図および第7図は従来
の位相同期回路の構成ブロック図および等価ブロック図
である。 1・・・第1の位相同期回路、2・・・第2の位相同期
回路、5,26・・・第1の位相比較器、6,27・・
・低域通過フィルタ、7.28・・・第1の電圧制御発
振器、9,29・・・第2の位相比較器、13.30・
・・加算器、10.31・・・第2の低域通過フィルタ
、11.32・・・第2の電圧制御発振器、14.33
・・・利得器。 出願人 株式会社 東芝 代理人 弁理士 須 山 佐 − 第7図
は第1実施例の位相に着目した等価ブロック図、第3図
は本発明の第2実施例の構成ブロック図、第4図および
第5図は第2実施例における低域通過フィルタと電圧制
御発振器の構成ブロック図、第6図および第7図は従来
の位相同期回路の構成ブロック図および等価ブロック図
である。 1・・・第1の位相同期回路、2・・・第2の位相同期
回路、5,26・・・第1の位相比較器、6,27・・
・低域通過フィルタ、7.28・・・第1の電圧制御発
振器、9,29・・・第2の位相比較器、13.30・
・・加算器、10.31・・・第2の低域通過フィルタ
、11.32・・・第2の電圧制御発振器、14.33
・・・利得器。 出願人 株式会社 東芝 代理人 弁理士 須 山 佐 − 第7図
Claims (2)
- (1)少なくとも位相比較器と低域通過フィルタと電圧
制御発振器とから構成される2組の位相同期ループを直
列に接続し、前段の前記位相同期ループの位相比較器か
らの出力を利得器を介して後段の前記位相同期ループの
低域通過フィルタに加算させたことを特徴とする位相同
期回路。 - (2)前段の位相同期ループの位相出力が後段の低域通
過フィルタへの入力位相から相殺されるよう利得器の利
得を定めたことを特徴とする特許請求の範囲第1項記載
の位相同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61175150A JPS6331314A (ja) | 1986-07-25 | 1986-07-25 | 位相同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61175150A JPS6331314A (ja) | 1986-07-25 | 1986-07-25 | 位相同期回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6331314A true JPS6331314A (ja) | 1988-02-10 |
Family
ID=15991145
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61175150A Pending JPS6331314A (ja) | 1986-07-25 | 1986-07-25 | 位相同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6331314A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0746231A (ja) * | 1993-06-29 | 1995-02-14 | Nec Corp | クロック抽出回路 |
WO2000018008A3 (de) * | 1998-09-17 | 2000-05-25 | Siemens Ag | Schaltung zur datensignalrückgewinnung und taktsignalregenerierung |
WO2001011781A1 (en) * | 1999-08-05 | 2001-02-15 | Philips Semiconductors Inc. | Clock synchronization system and method |
JP2008211742A (ja) * | 2007-02-28 | 2008-09-11 | Yokogawa Electric Corp | クロック再生装置 |
-
1986
- 1986-07-25 JP JP61175150A patent/JPS6331314A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0746231A (ja) * | 1993-06-29 | 1995-02-14 | Nec Corp | クロック抽出回路 |
WO2000018008A3 (de) * | 1998-09-17 | 2000-05-25 | Siemens Ag | Schaltung zur datensignalrückgewinnung und taktsignalregenerierung |
US6433599B2 (en) | 1998-09-17 | 2002-08-13 | Infineon Technologies Ag | Circuit for data signal recovery and clock signal regeneration |
WO2001011781A1 (en) * | 1999-08-05 | 2001-02-15 | Philips Semiconductors Inc. | Clock synchronization system and method |
US6636575B1 (en) | 1999-08-05 | 2003-10-21 | Koninklijke Philips Electronics N.V. | Cascading PLL units for achieving rapid synchronization between digital communications systems |
JP2008211742A (ja) * | 2007-02-28 | 2008-09-11 | Yokogawa Electric Corp | クロック再生装置 |
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