JPS613400A

JPS613400A - チツプ上の高密度メモリを試験する方法と装置

Info

Publication number: JPS613400A
Application number: JP60066406A
Authority: JP
Inventors: シルマライ　スリドハー
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1984-03-30
Filing date: 1985-03-29
Publication date: 1986-01-09
Also published as: JPH0527197B2; US4601034A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は大規模集積メモリ回゛路を試験Ｊる方法と装
置の改良に関し、更に具体的に云えば、集積回路チップ
自体に作り込まれた回路を用いて、」：記メモリ回路を
試Ｉｔ！ｉｊる方法と装置の改良に関する。

［従来の技術及びその問題点］大規模集積（ＶＬＳＩ）メモリ回路の設計並びに製造で
は、最近、一層人形のメ王り・アレーを一定寸法の又は
一層小さな寸法の゛１′導体チップに作ることに重点が
Ｊ３かれている。、然し、チップに含まれるメモリ素子
の数が多り／、宋るにつれて、回路の試験が段々刊しく
なり、より長い時間を必要どするようになった。この為
、多数のメモリ素子を持つＶ　［−、Ｓ　Ｉメ［す・ア
レーを製造Ｊる場合、アレーの試験に要する時間が製造
過程全体のかなりの割合になる。Ｉ！Ｉ！造後で−ｂ、
使う現揚で、不良検査、システム診断等に特定のメ七り
・アレーをしばしば試験することが望まれ−でおり、非
常に多数のメ七り素子が含まれている時、この試験の作
業は特に重要であり、時には４しめで厄介である。

史に具体的に云うと、ＶＬ、Ｓ１回路の個々のメモリ素
子を回路の外側から試験するのは非常に困難であり、更
に、チップの外側から回路に試験パターンを印加し、そ
の後チップの全てのメモリ・セル゛を読取って、得られ
たデータを解析するのは極めて時間がか）る。従来、試
験しようとする特定のメモリ・チップ又はアレーに特定
の試験アルゴリズムを適用する為に、例えばコンピュー
タプログラムが開発されている。メモリ素子に各々の入
力信号が印加される時、それを夫々選ばれたメモリ素子
に差し向け、選ばれた特定の個別のメモリ素ｆの巾に所
望の内容が入っているかどうかを表わす出力を発生ずる
。こういうことを個別回路毎に（又は素子毎に）行なう
ことは、１個のチップに含まれているメモリ素子が大規
模であること、例えば２５６Ｋを越えるメモリ素子があ
ることを考えれば、困ガである。この為、従来この様な
試験方法を合理化し５Ａ％ま更に効率のよいものにする
方法が開発されている。１．　Ｓ　Ｉ又は集積回路区域
の外側で行なわれるこういう方法の１例は、並列署名（
特徴・リイン・シグネチャ−（ｓｉｇｎａｔｕｒｅ）　
）解析器を設けるεどである。この解析器では既知の一
連の信号を印加してメ七り・７レーに古込んだ優に、例
えば試験しようどするメモリ・アレーからの出力信号を
検査することが出来る。並列署名解析器がメモリを読取
り、その出力を検査し、予想される出力署名と比較す、
る。即ち、並列署名解析器によって発生された署名は、
既知の署名が発生され）ば、全てのメモリ素子が正しく
作用していることを表わす。

一般的に、内蔵する並列署名解析器を用いて酋通行なわ
れるメモリ試験は、メモリに予定の記憶状態を書込み、
その後、読取られたものが書込まれたものと同じである
かどうかを判定する為にメモリを読取ることを含む。然
し、入用のデータが発生される為、このデータを適当な
論理回路によって所謂［署名Ｊに圧縮し、これを既知の
良品のメモリ回路によって発生された署名ど比較づ−る
ことか出来ることが判った。即ち、並列署名解析器では
、並列署名解析器の入力に印加される個々の記憶内容が
適切な組合せ論理によって組合される。

この組合ｔ！論理は試験装置に判っており、この為、所
望の署名を発生７−ることが出来る。

並列署名解析器の１例が、１９８３年１１月１０°日に
出願された係属中の米国特許出願ミリアル番号第５５１
．６６７号［万能試験回路及び方法」　（出願人に■渡
されている）にみられる。上記米国出願は従来技術を知
る参考としてこの中で示す。この並列署名解析器は、こ
の発明に関連する幾つかのモードで動作する。第１のモ
ードは「走査」モードであり、このモードでは、並列署
名解析器に対してデータが走査入力され、試験されるメ
モリ装置に印加する為にその出力に出て来る様にする。

（後で明らかになるが、並列署名解析器に対して走査人
力した内容をメモリに書込む「書込み］モードは後で説
明するが、これは従来公知のことではない。）第２のモ
ードは「読取」モードであり、このモードでは並列署名
解析器の入力に現われるデータが並列署名解析器に受取
られて、その特定の組合せ論理回路に印加される。

この後で印加される追加の入力データが印加されて前に
入力されたデータと組合されるとい・う様にして、成る
時間の後、全てのデータが印加され、特定の出力「著名
」が発生されて、既知の所要の署名と比較される。

［発明の目的］′ 以−Ｆ述べた所から、この発明の目的は、超人規模集積
メモリ回路を試験する改良された方法と装置を提供する
ことである。

この発明の別の目的は、上に述べた形式であって、メモ
リ素子自体と同じ半導体基板に装置が作り込まれている
様な方法と装置を提供することである。

この発明の別の目的は、上に述べた形式であって、外部
試験方法並びに装置によって従来可能であったよりも、
さらに高速に大規模集積回路のメモリ素子を試験するこ
とが出来る様な方法と装置を提供することである。

この発明の別の目的は、上に述べた形式であって、試験
時間を短縮する様に、メモリ回路を、簡略化されている
が信頼性の高い形式で試験することが出来る蜂な方法と
装置を提供することである。

この発明の別の目的は、」−に述べた形式ぐあって、最
終的なメモリ装置の製造コストを目立って高くせず、全
体的な回路の一部分として、半導体基板自体に作ること
の出来る方法及び装置を提供することである。

上記並びにその他の目的、特徴及び利点は、以下図面に
ついて詳しく説明する所から、当業者に明らかになろう
。

「問題点を解決するだめの手段１本発明の広い概念の一態様によって半導体チップ上に作
られた高密度メモリ素子を試験する装置が提供される。

メモリ素子には、夫々選ばれたメモリ素子に読取及び吉
込み信号を伝える複数個のビット線が接続されている。

装置は、チップに組込まれた少なくとも１つの並列署名
解析器を含む。　　　　パ並列署名解析器が、メモリ・
セルの少なくとも若干のピッｌ−線に直接又は間接に接
続されて、解析器がこれらの選ばれたメモリ・セルと連
絡することが出来る様にしている。並列署名解析器は、
選ばれた信号をビット線に印加して、メモリ・セルに情
報を書込み、メモリ・セル内に予め選ばれた記憶状態を
発生する様に構成されている。更に並列署名解析器がメ
王す・セルの状態を選択的に読取って、読取った特定の
状態に従ってメモリ・セルの署名を発生する。最後に、
並列署名解析器が、半導体チップの出力導線に署名を送
り出して、メモリ素子から読取った記憶状態が予想通り
であって、メモリ素子が正しく作用していることを示す
かどうかを表示する為に、既知の署名と比較される様に
する。

本発明の広い概念の一態様においては、１個のチップ十
にメモリ素子の少なくと１３１つのアレーが形成されて
いる様な形式のメモリ・チップを試験する方法を提供す
る。この方法（よチップ上の少なくとも１つのメモリ・
アレーに対し、チップ十に並列署名解析器を設けること
を含む。並＆＋１署名解析器は、第１のモードでは、少
なくとも選ばれたメモリ素子に書込むべき信号を選択的
に印加し、第２の様式ではメモリに信号をＰ）込み、第
３の様式では、選ばれたメｔり素子の内容を選択的に読
取る様に動作し１７る。この後、並列署名解析器が、読
取ったメ−しり素子の内容から署名を発生する様に作゛
動される。最後に、並列署名解析器の動作様式を選択す
る手段を設【ノる。

［好ましい実施例の訂しい説明１この発明は、周知の様に、適当な行及び列メモリ復号器
と共に、半導体基板に少なくとも１つのメｔす・セル・
アレーが作られている様な大規模集積（Ｖ　ｌ−Ｓ　Ｉ
　）メ七り回路に関連して使われるものである。この発
明の試験装置及び方法を利用することが出来る典型的な
メモリ・アレーの１例が、１９８４年にｍ１催されたイ
ンターナショナル・ソリッド・ステート・ザー二１ツツ
・コンファレンスの記録の第２７８頁以降所載のロジＡ
７−■。

クング仙の論文ｒｃＭＯ３［Ｉ［技術による１００ナノ
秒未満の２５６に　Ｄ　ＲＡ　Ｍ　、Ｊに記載されてい
る。第１図に示す場合、典型的化ＬＳＩメモリ１０が８
個のメモリ・セル・アレー１１−１８を持っている。各
々１つのメモリ・セル・アレー１１−１８が、例えば３
２　Ｋ　Ｘ　１の様な多数の個別メモリ・セルを含んで
いてよい。各月のヒル・アレー１１１２．１３１４．１
５−１６．１７−１８の間に多数のＵンス・アンプ２２
．２３．２４．２５が夫々設【ノられている。行復号器
３０．３１が夫々ヒル・ア、レー１１−１２ど１３−１
４の間、及びセル・アレー１５−１６と１７−１８の間
に配置され、メモリ素子（図に示してない）に接続され
る垂直線を復号り゛る。Ｉ＋ＴＩ　ｆ−￥に、ＩＵ復号
器３５がセル・アレー１１１２及び１３−１４の紺とセ
ル・アレー１５−１６及び１７−１８の絹どの間に図示
の様に配置されている。メモリ・アレー１０にはＮ数個
のピッｌ−線４０が＝２　Ｇｊられ−Ｃいて、メモリ・
セル、アレー１１−１８の種々のメモリ素子を列復号器
３５と相々接続し、ヒル・アレー１１−１８の人々のメ
モリ素子に信号を印加したり、それから信号を取出した
りする。最後に入出力母線４５がメぞり１０との連絡の
為、列復号器３５がら出ている。

以上説明したメモリ・アレーは従来のすＩ！型的な方法
で製造される。典型的には、この様なメモリ・アレーが
出来るだり能率のよい形で、１個の半導体基板（図に示
してない）−にに作られる。（実際にＣま、メ［す・ア
レー１０に含める。ことの出来るメｔす素子の数は、半
導体基板にメモリ素子のアレーを配置し１９る効率と直
接的な関係を持つ。）更に第１図について説明すると、
この発明では、メモリ・アレー１１−１８に接近して、
半導体基板（図に示してない）上に１対の並列署名解析
器４８．４９が作られる。更に具体的に云うと、第１図
の実施例に示刀様に、並列署名解析器４８がメモリ・セ
ル・アレー１１．１３に隣接して作られ、並列署名解析
器４９がメモリ・セル・アレー１６．１８に隣接して作
られる。並列署名解析器４８．４９の特定の場所は、当
業者に明らか２な様に、メモリ・アレー１０．に要求さ
れる試験の程度、その条何の下で半導体を作る為に利用
し得る「実評価」の程度等の様な種々の因子によって決
定し得ることを］！Ｉ！解されたい。更に、後で詳しく
説明する様に、夫々のセル区域１１−１８からの信号を
伝える為に、ピッ１−線４０が夫／Ｚ１７）並列署名解
析器に接続されている。

後の説明から明らかになるが、並列署名解析器４８．４
９は異なる２つのニードで動作する。第１のモードは所
謂［署名モードＪであって、メモリ読取りイクルの間、
多数のメモリ・セルからのデータを監視する、即ち並列
に読取る。第２のモードは［走査モード］であって、チ
ップの外部からのデータを並列署名解析器へ直列に走査
入力し、後で説明する「内込み」モードでメモリ書込み
リイクルの間、多数のメモリ・セルに並夕１］に書込む
ことが出来る様にする。走査モードでは、データを走査
出力して、最終的な署名を形成することも出来る。第３
のモードは「書込み」モードであり、この時並列署名解
析器の内容をメモリに転送する、即ち書込む。

後の説明から明らかになるが、第１図に示した試験装置
の特定の試験方式では、メモリ素□子と列復号器４５の
間にあることごと（のビット線４０が並列署名解析器４
８．４９に接続され、こうして考えられる最高の並列処
理を達成する。これはことごとくのピッ１−線が監視さ
れるからである。

図示の場合、図示の実施例に於りる並列署名解析器のｊ
η、（よ最大であり、ビット線の数に等しいか又はそれ
より多い数の１リツプフロツプ（後で第３図について具
体的に説明覆る）を含んでいる。

例えばメモリ・アレー１０が１０２４本のピッ１へ線（
並びに１０２４個のセンス・アンプ）を持つ場合、並列
署名解析器４８．４９は少なくとも１０２４に等しい規
模である。並列署名解析器の規模を少なくとも監視され
るビット線の数に等しくすべぎであることに注意された
い。然し、並列署名解析器の規模をビット線の数よりも
大きく選んで、並列署名解析器によって圧縮されるデー
タの誤りを検出する確率を高めることが出来る。即ち、
並列署名解析器４８．４９にあるフリップフロップの数
がピッ１−線の数に等しい場合、並列署名解析器にある
ことことくのフリップフロップ段は丁度１つのビット線
を監視する。他方、並列署名解析器がビット線の数より
大きな規模である場合、並列署名解析器にある成る選ば
れたフリップ７０ツブ段は、同等並列データ人力を受取
らない。

即ち、動作中、並列署名解析器４８．４９が最下位ビッ
ト位置（矢印５０で示す）にメモリ・チップのパノノピ
ン（図に示してない）から走査入力データを受取る。更
に、ぞの最、上位ビット（ＭＳＢ）（これは商ヒツトと
も呼ばれる）が、出力の矢印５１で示す様に、メモリ・
チップの出力ビンに接続される。これらの接続は、並列
署名解析器の内容を走査出力する為、又は並列署名解析
器４８．４９を用いて、メモリ・アレー１０に書込むべ
きデータを走査入力する為に必要である。

この発」の別の実施例が第２図に示されている。

この場合、メモリ・アレー６０がメモリ・セル・アレー
６１−６８を持っていて、センス・アンプ７０−７３及
び行復号器８０．８１及び列復号器８２が、第１図のア
レーの記憶装置について述べたのと同様に接続されてい
る。第２図の実施例では、複数個のビットＦｒ１８５が
セル・アレー６１−６−８の夫々のメモリ素子を前に述
べたのと同様に列復号器８２に接続する。第２図の実施
例では、列復号器８２の内側に１個の並列署名解析器８
８が設けられていて、ピッ１へ線８５の選ばれた１つだ
けを受取るように接続されている。即ち、第２図では、
並列署名解析器が列復号器と一体であって、列復号器８
８の早い段（図に示してない）によって選択された、利
用し得るビット線の内の一部分だ【４を監視する。例え
ば、１０２４本のピッ１−線が列復号器８２に入る場合
、並列署名解析器は５１２段、２５６段、１２８段、６
４段、３２段、１６段又は８段の何れかを持っていてよ
い。

この場合も、並列署名解析器８８が、矢印９０で示ず様
に、チップ上のピン（図に示してない）からの走査入力
データを受取る入力ボートを持っている。同様に、矢印
９１で示す様に、走査出力データ（又は商ビット線）が
並列署名解析器８８の出力ボートに現われ、出力ビン（
図に示してない）から取出される。

第１図及び第２図の並列署名解析器４８．４９．８８は
、何れも一般的に第３図にブロック図で示す形に構成す
ることが出来る。図示の様に、並列署名解析器１００が
マスク・スレーブ形の多数（０個）のフリップフロップ
段１０１−１０３で１ｌＩＸ成される。フリップ７０ツ
ブ１０１−１０３の入力が、夫夫排他的オアゲート１１
０．１１１．１１２を介して並列入力線又、はどット線
Ｂ。、・・・Ｂ、、、・・・Ｂｐ−、に接続される。各
々のフリップフロップの段１０１−１０３１７）使方の
入力が夫夫排他的オアゲート１’ｌ０−１１２を介して
その前のフリップフロップ段の出力に接続されるが、第
１のフリツブフ１］ツブ段１０１は最後のフリップフロ
ップ段１０３の出力から入力を受取る点が異なる。

モードスイッチ１２０を設【ノて、並列署名解析器１０
０の回路を［監？Ｊｌ　、１及び「走査／書込み１モー
ドの間で切換える。［走査」モードは試験覆るメモリ素
子に書込む為に、−１ρ列署名解析器にデータを人力覆
る為に使われ、［Ｆ？込み一１モードは並列署名解析器
にあるデータをメモリに１１１込む為に使われ、「監視
」モードは、試験される人々のメモリ素子によって発生
された出力を読取る為に使われる。第２のスイッチ１２
１も設けて、第１のフリップフロップ段１０１を「走査
入力」端子に接続する。この端子はチップのビン（図に
示しでない）から走査入力を受取る。スイッチ１２２．
１２３．１２４を設けて、前のフリップ７０ツブ段の出
力を各々のスイッチ１２２−１２４に夫々関連したフリ
ップ７０ツブの入力１２２−１２４に直接的に接続する
。図示の様に、各々のスイッチ１２０−１２４′、ｔ！
動ｔ、ｒ・ＩＥ　−Ｆ　２−１’ツチ　　　　　−（ｊ
１２０を「監視」及び「走査」モードの選択位置の間で
作動した時、全てが同時に作動する。最後に、内込みス
イッチ１３０．１３１．１３２を設りて、各々のフリッ
プ７０ツブ段１０１−１０３の出力をビット線Ｂ　、・
・・［３・、・・・Ｂｐ−１に選Ｏｐ−１択的に接続する。スイッチ１３０−１３２も連動になっ
ていて、並１列署名解析器を付設したメモリ素子にデー
タを書込みたい時、同時に作動される一様にする。

並列署名解析器１００の典型的な１つのフリツブフロツ
プ段の細部が第４図に示されている。即ち、第４図の下
側に記入したヴ字で示す様にマスク・スレーブ形フリッ
プ７０ツブ１４０がマスク駆動部分１４１ど、それに続
くスレーブ・７２０９部分１４２を持っている。、マス
ク・スレーブ形フリツブフ０ツブ１４０に対、リ−る入
力は、１１曲的Ａアゲー１〜部分１４５ど、それに続く
モード選択部分１４６から来る。１７１他的Ａｊ７ゲ一
１〜部分１４５にｔ＝Ｉ−ｊる入力はその前の７リツプ
フ［ｊツブ段（図に示してない）の出力から来る１、こ
の出力がトランジスタ１５０に印加される。このトラン
ジスタの制御素子が反転ビット線１５１に接続される。

更に、前の段からの反転出力がトランジスタ１５３に接
続される。このトランジスタの制御素子がビット線１５
４に接続される。トランジスタ１５０．１５３の出力が
１−ランジスタ１６０に接続され、トランジスタ１６０
の制御素子が線１６１の非反転モード制御信号に接続さ
れる。同様に、前のフリップフロップ段の非反転出力が
トランジスタ１６５に接続される。このトランジスタの
制御素子が線１６６を介して反転モード制御信号に接続
される。］−ラランジッタ１６０１６５からの出力が、
トランジスタ１７０の入力に接続される。トランジスタ
１７０の制御素子が線１７２のクロック信号１］１に接
続され、トランジスタ１７０の出力がインバータ１７５
に接続される。トランジスタ１７０及びインバータ１７
５の組合１Ｊが、７スタ・スレーブ形フリップフロップ
部分１４０に対４るマスタ駆Ｉ＃器を組成Ｊ−る。イン
バータ１７５の出力がトランジスタ１８０に接続される
。トランジスタ１８０の制御素子が、「潜込み、１制御
信号と第２のクロック信号１」３の論理的なアンドの組
合せを表わす信号を線１８１を介して受取る様に接続さ
れている。（Ｈ，及びｉ４３は干なり合わないクロック
信号であることに注意されたい。）トランジスタ１８０
の出力が夫夫のインバータ１８２．１８３に接続されて
、フリップフロップ１４０のスレーブ部分から線１８８
に反転フリップフロップ出力を発生する。

インバータ１８２に対する入力がトランジスタ１９０に
もＪｆｌ続されている。１〜ランジスタ１９０の制御素
子が線１９１の第１のクロック信号１−１１に接続され
、その出力が第２のインバータ段１８３の出力に接続さ
れる。更に、第１のインバータ段１８２の出力が線１９
５にフリツプフロップ１４０の４１反転出力を発生する
。反転出力及び非反転出力が夫々トランジスタ２００．
２０１に接続される。これらのトランジスタは共にその
制御素子が線２０３の「沼込み］制御信号に接続される
。この信号は、反転モード制ｕｒＪ信号と「書込みＪ制
御信号との論理的なアンドの組合せを表わ１、大々トラ
ンジスタ２００．２０１の出力が、前に述べた様に並列
署名解析器を付設したメモリ素子のビット線（図に示し
てない）ｋ接続される。

この為、特に第３図について動作を説明すると、所望の
試験を行なう為にメモリ素子に印加すべき試験データが
モードスイッチ１２０及び連動スイッチ１２１−１２４
が［走査／書込み一１位置にあるとき、並列署名解析器
１００に走査入力される。

従って、データは、関連したメモリのビット線に印加さ
れる様に、夫々のフリップフロップ段１０１−１０３に
クロックで送込まれる。この後、書込みスイッチ１３０
−１３２を作動して、各々のラリツブフロップ段１０１
−１０３の出力を、関連した夫々のメｔり素子に印加さ
れる様に、夫夫のビットＩ！ＪＢ　　、・・・Ｂ　・、
・・・Ｂ、−１に通す。

Ｏｐ−１次にモードスイッチ１２０及びそれに関連した連動スイ
ッチ１２１−１２４を「監視」又は［署名１モ一ド位置
に切換え、ビット線Ｂ　、・・・Ｂ、、、・・・Ｂ、、
で読取ったデータを並列署名解析器から線１３４を介し
てクロックで送出し、こうして並列署名解析器１００を
付設したメモリ素子から読取ったデータを表わす所望の
署名を形成する。走査出力された署名が予想される署名
又は正常に動作しているメモリ素子から得られるものと
異なる場合、１つ又は更に多くのメモリ素子が誤動作を
しており、メモリ、装置は試験に不合格になる。

メモリ・チップは任意のメモリ試験アルゴリズムを用い
て試験することが出来ることが理解されよう。装置を試
験している時、並列署名解析器が、試験アルゴリズムを
実行する全体の間、署名を蓄積し、最終的な署名が走査
モードで読出される。

走査モードでは、並列署名解析器が単純なシフトレジス
タとして作用し、走査入力データがシフ１−レジスタの
最下位ピッｌ−に送られる。

メモリの試験中は、［７７ヂング形１及びＯ」、［ウオ
ーキング形１及びＱ　Ｊ　、Ｇａ１ｐａｔ等の様／、ｇ
　＝通のメモリ試験アルゴリズムを使って、メモリ・チ
ップの作用能力ど、更に隣接するセルの干渉どを試験す
るのが菖通である。この様な何れかの試験アルゴリズム
の実行中、上に述べた様に構成されたｐビットの並列署
名解析器が、ことことくの読取サイクル中、セルからの
試験応答を監視することがＪ１来る。云い換えれば、読
取りイクルの間、利用し得る入出力ピンを介して僅かな
数の記憶セルだけの内容を読出す代りに、並列署名解析
器がｐ個のセルを並列に読取る。従って、この発明の並
列署名解析器を使うと、所要のメモリ読取サイクルの数
が減少する。この並列署名解析器によって監視されるメ
モリ・セルは１個のブロック又は単体として取扱われ、
読取サイクル中は、利用し得る入出力ピンと等しい幅を
持つワードだけでなく、試験アルゴリズムの目標である
。ことことくの読取サイクルで、並列署名解析器が、選
ばれたｐ個のセルのブロックから供給され１＝新しいデ
ータでその内容を更新する。

試験アルゴリズムを実行する間、メモリ素子からの出力
データが外部の試験装置によって監視されるのではなく
、試験アルゴリズムの終りに、並列署名解析器に蓄積さ
れた最終的な署名を１つの入出力ピンを介して走査出力
し、試験装置で検証する。前に述べた様に、最終的な署
名は、メモリ・チップが不良であるかどうかを判定する
のに十分な情報を持っている。

並列署名解析器１００の商ビット線１３４も監視するこ
とが出来る。＠通、最終的な署名だけを検証する詩、大
形、の並列署名解析器の誤り検出能力は非常に高い。然
し希望にＪ、つては、最終的な署名を検証する他に、並
列署名解析器の商ビットを監視することにより、誤り検
出能力を更に高めることが出来る。並列署名解析器の最
上位ピッｌ−が、その最終的な署名を走査出力する為に
入出力ピンに接続されている（第１図及び第２図参照）
から、商ビットの監視は直送式である。従って、１つの
出力ビンだけを監視することにＪ：す、既に利用し得る
データを外部の試験装置（図に示してない）によって連
続的に検証することが出来る。

この発明の並列署名解析器の別の利点は、メモリ試験ア
ルゴリズムを実行する間、メモリ内込み４ノイクルの数
を少なくする為にこの並列署名解析器を使うことが出来
ることである。例えば、並列署名解析器が走査／書込み
ｔ−ドにある時、メモリ・セルにｍ込むことが要求され
る任意の所望のパターンが、最初に並列署名解析器に走
査人力される。次に、書込みスイッチ１３０．．１３２
（第３図参照）の助（）をイ１４りて、並列署名解析器
の内容を１つのメモリ書込みサイクルでｐ個のメモリ・
セル全部に書込むことが出来る。従って、並列解析器に
貯蔵されている同じパターンを相異なるｐ個のセルのメ
モリ・ブロックに書込む場合、内込みガイクルの数を減
少することかできる。これは例えば、全部Ｏ１全部１、
交互の１及びＯ等の様な成る規則的なパターンを用いて
、メモリ全体を初期設定する場合がそうである。この様
な初期設定工程の間、メモリ書込み勺イクルの数はｎか
らｎ／ｆに少なくすることが出来る。又並列署名解析器
に於ける単純なシフ１−動性により、前に走査入力した
パターンｂｓ　ｌら新しいパターンを発生することが出
来る。これによって新しいパターンの走査入力に必’７
Ｓ’なｐ個のサイクルが節約される。

更に、メモリ試験アルゴリズムを実行する間、並列署名
解析器を介して書込み動作を行なうことが出来る。これ
は、並列署名解析器の現在の内容が、試験アルゴリズム
の実行中のその時点までに５１ｐ列署名解析器にＪ、っ
て圧縮されたデータの署名を表わづものであるから、こ
の現在の内容を破壊してはならない書、込み動作の直前
に行なわれる。

ＩＩち、並列署名解析器をメモリ・ブロックに書込む為
に使う時、何首でもその現在の内容を走査出力して、外
部の試験装置にＪ、って検証する。メモリ・セルに書込
む新しいデータを走査入力するのと、並列署名解析器の
現在の内容４走査出力するのとの２つの動作ｉま、１１
１時に行なうことが出来る。

それは、走査入力データが並列？可名解析器の最）位ピ
ッ１へに送込まれ、走査出力データが最上位ビットから
ＩＮ出されるからであ、る。実際、新しいデータを並列
署名解析器の最下位ビットに走査人力ηる時には、何時
でも並列署名解析器の内容がイの肩上ｆシビットから自
動的に走査出力される。従って、試験ブ［１グラムを実
ｆ−１する途中に於りるメ七り書込みサイクルの数を少
なくすることが可能である。

この発明を成る稈爪ＩＪ体的に説明し／ｊが、以」の説
明は例として挙げたものであって、当業者であれば、こ
の発明の範囲内で部分の紺合せ及び配回に種々の変更を
加えることが出来ることは云うまでもない。

【図面の簡単な説明】

第１図はこの発明の試験装置に対する！Ｉｆｊ型的なメ
モリ素子装置の関係を示ず！＋１！型的なＶ　１．−　
Ｓ　Ｉメ［す・チップの平面図、第２図はＶＬＳＩメモ
リ・チップの平面図で、典型的なメモリ素子装置に対す
るこの発明の別のりＹましい実施例の試験装置の関係を
承り。第３図は第１図及び第２図の試験装置に使うこと
／）り出来る並列署名解析器の細部を示す回路図、第４
図は第３３図のｊｌＤ列署名解析器の１段の回路図であ
る。主な符号の説明１１から１８＝メモリ・セル・アレー２２から２５：Ｌンス・アンプ３０．３１：行復号器３５　コ　列ｍ　号ＩＪ４０：ビット線４８．４９：並列署名解析器

Claims

【特許請求の範囲】

（１）チップ上の高密度メモリを試験する装置に於て、前記高密度メモリに接続された複数個のビット線と、該高密度メモリに隣接してチップに組込まれた少なくと
も１つの並列署名解析器とを有し、該並列署名解析器は
、前記高密度メモリに書込む為、前記ビット線に選択的に
信号を印加する手段、前記高密度メモリの記憶状態を選択的に読取る手段、及び読取つた記憶状態から、選択的に印加された信号が
正しく高密度メモリに書込まれ且つそれから読取られた
かどうかを表わす署名を発生する手段を含んでいる装置
。
（２）特許請求の範囲第１項に記載した装置に於て、前
記並列署名解析器が多重入力線形フィードバック・シフ
トレジスタを有する装置。
（３）特許請求の範囲第２項に記載した装置に於て、前
記並列署名解析器が、該並列署名解析器からの署名出力
を得る為に商ビット線を作る手段を有する装置。
（４）特許請求の範囲第２項に記載した装置に於て、前
記並列シフトレジスタが複数個のフリツプフロツプを含
み、各々のフリップフロップは入力が排他的オアゲート
を介して夫々１つの該メモリ素子のビット線に接続され
ると共に前記排他的オアゲートを介してその前のフリツ
プフロツプの出力に接続されている装置。
（５）その内の少なくとも選ばれたメモリ素子に対する
接続が複数個のビット線によつて行なわれている様な、
半導体チップの高密度ＶＬＳＩメモリ素子を試験する装
置に於て、前記メモリ素子に隣接して前記チップに組込まれていて
、少なくとも若干のビット線に接続されている少なくと
も１つの並列署名解析器を有し、該並列署名解析器は、
少なくとも前記選ばれたメモリ素子に情報を書込んで、
その中に予め選ばれた記憶状態を発生すると共に、前記
メモリ素子の状態を読取ることが出来る様に、前記ビッ
ト線に選ばれた信号を印加する様に構成可能であり、前
記並列署名解析器は読取つた状態に従つて前記メモリ素
子の署名を発生する様に構成されており、更に、該署名
を出力導線に送出す手段を有する装置。
（６）特許請求の範囲第５項に記載した装置に於て、前記少なくとも１つの並列署名解析器が前記メモリ素子
の各々の側に隣接してチップ上に配置された２つの並列
署名解析器を含む装置。
（７）特許請求の範囲第５項に記載した装置に於て、前
記少なくとも１つの並列署名解析器が２組のメモリ素子
の間に配置された１個の並列署名解析器を含む装置。
（８）特許請求の範囲第５項に記載した装置に於て、前
記並列署名解析器が多重入力線形フィードバック・シフ
トレジスタを含む装置。
（９）特許請求の範囲第８項に記載した装置に於て、前
記並列シフトレジスタが複数個のフリップフロップを含
み、各々のフリップフロップは入力が排他的オアゲート
を介して夫々１つのメモリ素子のビット線に接続される
と、共に前記排他的オアゲートを介してその前のフリツ
プフロップの出力に接続されている装置。
（１０）特許請求の範囲第３項に記載した装置に於て、
前記並列署名解析器が、該並列解析器からの署名出力を
得る為に商ビット線を作る手段を持つている装置。
（１１）メモリ素子の少なくとも１つのアレーがその上
に形成されている様な形式のメモリ・チップを試験する
方法に於て、前記少なくとも１つのアレーの夫々に対し、前記チップ
上に並列署名解析器を設け、該並列署名解析器は、１つ
の様式では、選ばれたメモリ素子に書込む為に信号を選
択的に印加し、別の様式では前記メモリ素子の内容を選
択的に読取り、且つ印加した信号が前記メモリ素子に正
しく書込まれ且つ読取られたかどうかを表わす署名を読
取つた内容から発生する様に作用し得るものであり、更
に、前記並列署名解析器の動作様式を選択する手段を設
ける工程から成る方法。
（１２）特許請求の範囲第１１項に記載した方法に於て
、並列署名解析器を設ける工程が、メモリ素子の前記少
なくとも１つのアレーの各々に対して多重入力線形フィ
ードバック・シフトレジスタを前記チップ内に形成する
ことを含む方法。
（１３）特許請求の範囲第１２項に記載した方法に於て
、前記シフトレジスタを形成する工程が、前記チップに
複数個のフリップフロップを形成することを含み、各々
のフリップフロップは入力が排他的オアゲートを介して
夫々１つのメモリ素子のビット線に接続されると共に前
記排他的オアゲートを介してその前のフリップフロップ
の出力に接続されている方法。
（１４）特許請求の範囲第１１項に記載した方法に於て
、前記並列署名解析器を前記メモリ素子の少なくとも１
つのアレーに隣接してチップ上に位置ぎめすることによ
り、該並列署名解析器が設けられる方法。
（１５）特許請求の範囲第１１項に記載した方法に於て
、前記並列署名解析器を設ける工程が、各々のメモリ素
子に信号を送出し且つ該メモリ素子から信号を受取る様
に前記並列署名解析器を接続することを含む方法。
（１６）特許請求の範囲第１１項に記載した方法に於て
、前記並列署名解析器を設ける工程が、選ばれたメモリ
素子だけに信号を送り且つ選ばれたメモリ素子だけから
信号を受取る様に前記並列署名解析器を接続することを
含む方法。
（１７）特許請求の範囲第１１項に記載した方法に於て
、前記並列署名解析器から署名出力を得る為に前記並列
署名解析器に商ビット線を設けることを含む方法。