JPS58205993A - Ｌｓｉ内蔵メモリのスキヤンテスト方法 - Google Patents
Ｌｓｉ内蔵メモリのスキヤンテスト方法Info
- Publication number
- JPS58205993A JPS58205993A JP57088272A JP8827282A JPS58205993A JP S58205993 A JPS58205993 A JP S58205993A JP 57088272 A JP57088272 A JP 57088272A JP 8827282 A JP8827282 A JP 8827282A JP S58205993 A JPS58205993 A JP S58205993A
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- JP
- Japan
- Prior art keywords
- memory
- built
- test
- lsi
- scan
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
- G01R31/318547—Data generators or compressors
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明＋”ｃＬｓｘに内蔵する大容量のメモリにおける
試験方法の改良に関する０ （ｂ） 技術の背景 半導体技術とくに集積化技術の発達に伴い高密度の論理
回路を搭載した例えば１万ゲートｔ−越えるような多く
の１１ｉｉ埋素子を擁するＬＳＩが提供されるようにな
った。この櫨のＬＳＩはその構成において例えば一定規
模のプロセッサを形成するが、プロ゛セッサのために大
容量のＳＲＡＭを備えている。本発明はこの例のように
論理回路と混在したメモリの試験方法に関するものでめ
る０（ｃ） 従来技術と問題点 従来上記のＬＳＩに内蔵する大容量のＳＲＡＭを試験す
る方法としては個々の＋縁が提供されているが一畏一短
がある。（イ）メモリを論理回路の７リップフロップ回
路に展開して診断する方法はメモリが例えば８ピツ）Ｘ
１６ワ一ド程度の不存黛ならば良いが大’８Ｍｋのメモ
リについては多大となり適切でない。（ロ）メモリ専用
の入出力接続ビンを使用してメモリ界用試雇器により試
−を施す方法はＬＳＩの４８号ビン数が増大する欠点が
ある。
試験方法の改良に関する０ （ｂ） 技術の背景 半導体技術とくに集積化技術の発達に伴い高密度の論理
回路を搭載した例えば１万ゲートｔ−越えるような多く
の１１ｉｉ埋素子を擁するＬＳＩが提供されるようにな
った。この櫨のＬＳＩはその構成において例えば一定規
模のプロセッサを形成するが、プロ゛セッサのために大
容量のＳＲＡＭを備えている。本発明はこの例のように
論理回路と混在したメモリの試験方法に関するものでめ
る０（ｃ） 従来技術と問題点 従来上記のＬＳＩに内蔵する大容量のＳＲＡＭを試験す
る方法としては個々の＋縁が提供されているが一畏一短
がある。（イ）メモリを論理回路の７リップフロップ回
路に展開して診断する方法はメモリが例えば８ピツ）Ｘ
１６ワ一ド程度の不存黛ならば良いが大’８Ｍｋのメモ
リについては多大となり適切でない。（ロ）メモリ専用
の入出力接続ビンを使用してメモリ界用試雇器により試
−を施す方法はＬＳＩの４８号ビン数が増大する欠点が
ある。
また専用の接続治具を必要とするため、多Ｉに対応する
ためには品（■毎に治具を用意する必要があるためメモ
リ嚇独品檜の少品梱多輩品に比較して手数と篩韻の費用
がか＼る。（ハ）スキャンイン。
ためには品（■毎に治具を用意する必要があるためメモ
リ嚇独品檜の少品梱多輩品に比較して手数と篩韻の費用
がか＼る。（ハ）スキャンイン。
スキャンアウト方法は外部試験器によって直列に連続し
た試験パターン列を送シ込みメモリより送出される信号
との比級拭験となるので、多種の組合せパターンを実施
するには外部試験器を占Ｍし且多菫の試験パターンデー
タを早ｖ４する必要がめシ手数がか＼る欠点があった。
た試験パターン列を送シ込みメモリより送出される信号
との比級拭験となるので、多種の組合せパターンを実施
するには外部試験器を占Ｍし且多菫の試験パターンデー
タを早ｖ４する必要がめシ手数がか＼る欠点があった。
（ｄ） 発明の目的
本発明の目的は上記の欠点を除去するためＬＳＩ内蔵メ
モリのスキャンテストにおいてスキャンインする試験パ
ターンｔ−１ワード分保持する入力レジスタの各ビット
よシ正負の両川力信号を並列に送出する手段を圓え、該
正負出力信号の何れかを選択器により選択制御してメモ
リに送出し書込み読取シ比較動作を行わせることによシ
、シフトレジスタにおける皐−の試験パターンを選択器
によって複畝の試験パターンとしてメモリに与える手段
により、効率の良いＬＳＩ内蔵メモリのスキャンテスト
方法ｔ−虎供しようとするものである。
モリのスキャンテストにおいてスキャンインする試験パ
ターンｔ−１ワード分保持する入力レジスタの各ビット
よシ正負の両川力信号を並列に送出する手段を圓え、該
正負出力信号の何れかを選択器により選択制御してメモ
リに送出し書込み読取シ比較動作を行わせることによシ
、シフトレジスタにおける皐−の試験パターンを選択器
によって複畝の試験パターンとしてメモリに与える手段
により、効率の良いＬＳＩ内蔵メモリのスキャンテスト
方法ｔ−虎供しようとするものである。
（ｅ） 発明の構成
この目的は大容量のメモリを内蔵するＬＳＩにおいて、
外部より与えられる試験パターンを記憶する人力レジス
タの各ビット毎にその正負出力信号を並列に送出する手
段、該正ｊｔ両出力イバ月の４”Ｊれかを内蔵メモリに
選択送出する手段、内蔵メモリにアクセスして選択送出
１シ号を畜込み且読取る手段および内蔵メモリのｄ種出
力１６号とＦｉｌｌ記選択送出１ｄ号とをワード總に比
較する手段を備′えてなり、外部よシ一旦スキャンイン
した同一の試験パターン°に人力レジスタに保持したま
＼選択手段によつ−Ｃ（ｋ数の試験パターンとして内蔵
メモリに送出し試験することを特徴とするＬＳＩ内蔵メ
モリのスキャンテスト方法を提供することによって達成
することが出来る０ （ｆＪ 発明の央＆１ｆｆ 以下本発明の一実施例について図面を参照しつ一祝明す
る。
外部より与えられる試験パターンを記憶する人力レジス
タの各ビット毎にその正負出力信号を並列に送出する手
段、該正ｊｔ両出力イバ月の４”Ｊれかを内蔵メモリに
選択送出する手段、内蔵メモリにアクセスして選択送出
１シ号を畜込み且読取る手段および内蔵メモリのｄ種出
力１６号とＦｉｌｌ記選択送出１ｄ号とをワード總に比
較する手段を備′えてなり、外部よシ一旦スキャンイン
した同一の試験パターン°に人力レジスタに保持したま
＼選択手段によつ−Ｃ（ｋ数の試験パターンとして内蔵
メモリに送出し試験することを特徴とするＬＳＩ内蔵メ
モリのスキャンテスト方法を提供することによって達成
することが出来る０ （ｆＪ 発明の央＆１ｆｆ 以下本発明の一実施例について図面を参照しつ一祝明す
る。
第１図は本発明の一実施例におけるＬＳＩ内蔵メモリの
スキャンテスト方法によるブロック図、Ｍ２図は本発明
の一″）１．ＮＡ例におけるＬＳＩ内蔵メモリのテスト
例におけるパターン切換えのタイムチャートである。
スキャンテスト方法によるブロック図、Ｍ２図は本発明
の一″）１．ＮＡ例におけるＬＳＩ内蔵メモリのテスト
例におけるパターン切換えのタイムチャートである。
図において、１は入力レジスタ、２はマルチブレフサ（
ＭＰＸ）、３”はＬＳＩ内蔵メモリ（ＲＡＭ）。
ＭＰＸ）、３”はＬＳＩ内蔵メモリ（ＲＡＭ）。
４はアドレスカウンタ（ＡＤＤ）および５は比較器であ
る。
る。
入力レジスタ１は１ワ一ド分のレフトビット列０〜ｐか
らなり、シフトクロツク１ｄ号Ｘム＋ｊ’ｊｌによシ１
ビットずつ図の左端より入力されるスキャンインイ百号
をシフトしてビットｐより右端のスキャンアウト・１６
号として出力する機能によＪ＋ｐ＋１ピット例えばＲＡ
Ｍ３のｍビットに対応する８ビツトの一時記憶のだめの
シフトレジスタ、不例では各ビット毎にそのＢｄ［する
ビットをクロック１ｄ−＠に従つ”Ｃそのま＼（正）出
力するＱ端子と該ビットの反仏１Ｊ号（負）を出力する
互端子を困えている。
らなり、シフトクロツク１ｄ号Ｘム＋ｊ’ｊｌによシ１
ビットずつ図の左端より入力されるスキャンインイ百号
をシフトしてビットｐより右端のスキャンアウト・１６
号として出力する機能によＪ＋ｐ＋１ピット例えばＲＡ
Ｍ３のｍビットに対応する８ビツトの一時記憶のだめの
シフトレジスタ、不例では各ビット毎にそのＢｄ［する
ビットをクロック１ｄ−＠に従つ”Ｃそのま＼（正）出
力するＱ端子と該ビットの反仏１Ｊ号（負）を出力する
互端子を困えている。
マ須チプレクザ２は人力レジスタｌに対応してｐ＋１組
こ＼では８組の２ＴＯ１ｍ能よりなり共通または図示は
しないが各組毎に選択制＃信号に従って入力レジスタ１
よシ送出される例えば８組のＱｔたはｑよシ送出される
信号の何れかを選択してＲＡＭ３および／または比較器
５へ送出して各じの人力信号とする。ＲＡＭ３はｍビッ
ト×ｎワードよりなるＳＲＡＭであるｏＡＤＤ４はＲＡ
Ｍ３の書込み読出しのため０〜ｎワードにアクセスする
磯ｍヒを」寺つ０比較器５はＩｔＡＭ３の銃取り１６号
とＭＰＸ２からの送出信号とを１ワード母に比較し一致
が潜られ＼ばバス栖勺例えば−０１を送出し、１ワード
中に一致が得られないビットが存在するときはフェイル
１Ｂ号例えｒ！１１”を送出する。尚データバス；よび
１ｋｌ数のＮＡＮＤからなる回ｌｋＳ按絖部分は外部よ
りの並列１ｇ号入力用でｂす、テストモード信号を例え
ば％１＃にしてＮＡＮＤをしてゲート作用を行わせてシ
フトレジスタｌにデータを１込む手段でるる。またＡＤ
Ｄ４に人力する外部アクセス１１号も同種外部よりの並
列＋ＬＩＩＪ一手段であシ、１１ＩＪｔｔも本発明の内
容忙限足するものではない０こ＼で１助作例として第２
図の４Ｎマーチングにテスト法のタイムチャートを例に
説明する。
こ＼では８組の２ＴＯ１ｍ能よりなり共通または図示は
しないが各組毎に選択制＃信号に従って入力レジスタ１
よシ送出される例えば８組のＱｔたはｑよシ送出される
信号の何れかを選択してＲＡＭ３および／または比較器
５へ送出して各じの人力信号とする。ＲＡＭ３はｍビッ
ト×ｎワードよりなるＳＲＡＭであるｏＡＤＤ４はＲＡ
Ｍ３の書込み読出しのため０〜ｎワードにアクセスする
磯ｍヒを」寺つ０比較器５はＩｔＡＭ３の銃取り１６号
とＭＰＸ２からの送出信号とを１ワード母に比較し一致
が潜られ＼ばバス栖勺例えば−０１を送出し、１ワード
中に一致が得られないビットが存在するときはフェイル
１Ｂ号例えｒ！１１”を送出する。尚データバス；よび
１ｋｌ数のＮＡＮＤからなる回ｌｋＳ按絖部分は外部よ
りの並列１ｇ号入力用でｂす、テストモード信号を例え
ば％１＃にしてＮＡＮＤをしてゲート作用を行わせてシ
フトレジスタｌにデータを１込む手段でるる。またＡＤ
Ｄ４に人力する外部アクセス１１号も同種外部よりの並
列＋ＬＩＩＪ一手段であシ、１１ＩＪｔｔも本発明の内
容忙限足するものではない０こ＼で１助作例として第２
図の４Ｎマーチングにテスト法のタイムチャートを例に
説明する。
当初スキャンイン１ｇ号人力により人力レジスタｌにオ
ール１０＃を記憶させる。ＭＰＸ２は選択制御イｇ号を
例えば１０＃とじて人力レジスタの谷Ｑ／Ｊ子ｔ−ｉＡ
υくさせＲＡＭ３および比較器５の谷ビットに・０“を
送出させる。灰にＡｔ）Ｌ）４に０〜ｎを１献させ−Ｃ
ＢＡＭ３の０〜ｎワードにオール１０′を曹込む〇こ＼
でＲＡＭ３の全域に％０“が６己擁される。史にＡＤＩ
）４の出力を０に戻して杭取り動作を開μｉしｎワード
迄アクセスさせればＡＤＬＪ４のｇｌ叙にνｔりて０〜
ｎワードを銃取ってその出刃１ｇ号を比較４Ｊ５に送出
すＪしば比較器５は他の人ノ月バ号ＩＶＩ Ｐ Ｘ２か
らの１５号とｌワード厄に比較してパス／フェイルの判
定をする。アドレスとしては４４２図の左−沙（−に沿
って２回トレースしたこと＼なる。仄に人力レジスタに
同じオール％０″を七？）した゛ま＼の状態で撥込−９
−動１゛すを行う。
ール１０＃を記憶させる。ＭＰＸ２は選択制御イｇ号を
例えば１０＃とじて人力レジスタの谷Ｑ／Ｊ子ｔ−ｉＡ
υくさせＲＡＭ３および比較器５の谷ビットに・０“を
送出させる。灰にＡｔ）Ｌ）４に０〜ｎを１献させ−Ｃ
ＢＡＭ３の０〜ｎワードにオール１０′を曹込む〇こ＼
でＲＡＭ３の全域に％０“が６己擁される。史にＡＤＩ
）４の出力を０に戻して杭取り動作を開μｉしｎワード
迄アクセスさせればＡＤＬＪ４のｇｌ叙にνｔりて０〜
ｎワードを銃取ってその出刃１ｇ号を比較４Ｊ５に送出
すＪしば比較器５は他の人ノ月バ号ＩＶＩ Ｐ Ｘ２か
らの１５号とｌワード厄に比較してパス／フェイルの判
定をする。アドレスとしては４４２図の左−沙（−に沿
って２回トレースしたこと＼なる。仄に人力レジスタに
同じオール％０″を七？）した゛ま＼の状態で撥込−９
−動１゛すを行う。
１１シこの回は先Ｊ’ＭＰＸ２における選択■すＩｔｌ
ｌｌｄ−ｇ−％１”ａＬ−ｃ人ヵッジ、、、、□。ｕ１
イ、カケ、択させて％ｌ＃をＲＡＭ３に０ワ一ド番地に
オールｑシを・護込む。次にＡＤＤＪｆ＋１歩遇してＲ
ＡＭ３の１ワ一ド番地を選択して読取り動作を行わせて
その読取出力を送出させると共にＭＰＸ２における遣損
制御信号を１０”として入力レジスタ１のＱ端子出力を
選択させ一〇＃を比較器５へ送出させそのデータ内容を
比較する。次のスデップではＭＰＸ２における選択ｆｆ
ｒｌＪ御１ｇ号全１ｇ号としＲＡｌｖｉ３の１ワ一ド番
地に％１＃を書込み、ＡＤＤ ４ ｔ−＋ １歩進しＲ
ＡＭ３の２ワ一ド番地を読取ると共にＭＰＸ２における
選択制両信号を％ｌ＃と［７％０“を比較器５へ送出さ
せて比較する。このような操作を繰返し、このモードで
はｎワードに％１“を寝込み第２図の中央部の折線に沿
って０〜ｎワード迄を試験するＯＭ後ＫＭＰＸ２の躬択
刺御（ｒ１号を箋１“とじて入力レジスタのｑ端子出力
を選択させ１１＃を比較器５へ送出させながらＲＡＭ３
ｋＯ〜ｎワード迄ムＤＤ４によりアクセスさせて−Ｌ取
り比較器５でＲＡＭ３とＭＰＸ２の両出力を比較し第２
図の右廻［にがす％１＃のｖｔ取り動作試験を付う０ 上記はＭＰＸ２の選択制御信号を各組に共通に制御しｍ
ビットをオール１０＃または％１′としたが例えば８紺
にそれぞれ異なる選択１ｆＩＩＪ岬１６号１１ ＩＩ
１ （１“の組合を与えて上記とは更に複雑な試験パタ
ーンを出力させＲＡＭ３の書込み読取り比較動作を行わ
せることが出来る。
ｌｌｄ−ｇ−％１”ａＬ−ｃ人ヵッジ、、、、□。ｕ１
イ、カケ、択させて％ｌ＃をＲＡＭ３に０ワ一ド番地に
オールｑシを・護込む。次にＡＤＤＪｆ＋１歩遇してＲ
ＡＭ３の１ワ一ド番地を選択して読取り動作を行わせて
その読取出力を送出させると共にＭＰＸ２における遣損
制御信号を１０”として入力レジスタ１のＱ端子出力を
選択させ一〇＃を比較器５へ送出させそのデータ内容を
比較する。次のスデップではＭＰＸ２における選択ｆｆ
ｒｌＪ御１ｇ号全１ｇ号としＲＡｌｖｉ３の１ワ一ド番
地に％１＃を書込み、ＡＤＤ ４ ｔ−＋ １歩進しＲ
ＡＭ３の２ワ一ド番地を読取ると共にＭＰＸ２における
選択制両信号を％ｌ＃と［７％０“を比較器５へ送出さ
せて比較する。このような操作を繰返し、このモードで
はｎワードに％１“を寝込み第２図の中央部の折線に沿
って０〜ｎワード迄を試験するＯＭ後ＫＭＰＸ２の躬択
刺御（ｒ１号を箋１“とじて入力レジスタのｑ端子出力
を選択させ１１＃を比較器５へ送出させながらＲＡＭ３
ｋＯ〜ｎワード迄ムＤＤ４によりアクセスさせて−Ｌ取
り比較器５でＲＡＭ３とＭＰＸ２の両出力を比較し第２
図の右廻［にがす％１＃のｖｔ取り動作試験を付う０ 上記はＭＰＸ２の選択制御信号を各組に共通に制御しｍ
ビットをオール１０＃または％１′としたが例えば８紺
にそれぞれ異なる選択１ｆＩＩＪ岬１６号１１ ＩＩ
１ （１“の組合を与えて上記とは更に複雑な試験パタ
ーンを出力させＲＡＭ３の書込み読取り比較動作を行わ
せることが出来る。
（ｇ） 発明の、効果
以上説明し是ように本発明によれば従来のスキャンイン
／スキャンアウトによる試験と異り１回のスキャンイン
操作による入力レジスタへ試験パターンを設定しただけ
で後はマルチプレクサを制御することによって複数の組
合せ動作試験をイ）わせることにより、より少いデータ
入力操作でＬＳＩ内蔵メモリを試験しより多くの試験モ
ードについて良否の検出が実施が可能となシ有用でおる
０
／スキャンアウトによる試験と異り１回のスキャンイン
操作による入力レジスタへ試験パターンを設定しただけ
で後はマルチプレクサを制御することによって複数の組
合せ動作試験をイ）わせることにより、より少いデータ
入力操作でＬＳＩ内蔵メモリを試験しより多くの試験モ
ードについて良否の検出が実施が可能となシ有用でおる
０
第１図は本発明の一実施例におけるＬＳＩ内蔵メモリの
スキャンテスト方法によるブロック凶、第２図は本発明
の一実施例におけるＬＳＩ内絨メモリ″′のテスト例に
おけるパターン切侠えのタイムチャートである。 図において、１は入力レジスタ、２はマルチプレクサ、
３はＬＳＩ内蔵メモリ、 ４はアドレスカウンタおよび
５は比較器である。 ′ｊｆＪ１ 日 茅 ２ 閲 昌ｙ−ノ
スキャンテスト方法によるブロック凶、第２図は本発明
の一実施例におけるＬＳＩ内絨メモリ″′のテスト例に
おけるパターン切侠えのタイムチャートである。 図において、１は入力レジスタ、２はマルチプレクサ、
３はＬＳＩ内蔵メモリ、 ４はアドレスカウンタおよび
５は比較器である。 ′ｊｆＪ１ 日 茅 ２ 閲 昌ｙ−ノ
Claims (1)
- 大容量のメモリを内戚するＬＳＩにおいて、外部より与
えられる試験パターンを記憶する入力レジスタの各ビッ
ト毎にそめ正負両出力１５号を並列に送出する手段、該
正負削出カイぎ号の何れかを内蔵メモリに選択送出する
手段、内蔵メモリにアクセスして選択送出信号を書込み
且読取る手段および内蔵メモリの読取出力信号と前記選
択送出信号とをワード毎に比奴する手段を備えてなシ、
外すより一旦スキャンインした同一のｌ（Ｍパターンを
入力レジスタに保持したま＼選択手段によって０畝の試
験パターンとして内蔵メモリに送出し試練するととを特
徴とするＬＳＩ内蔵メモリのスキャンテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57088272A JPS58205993A (ja) | 1982-05-25 | 1982-05-25 | Ｌｓｉ内蔵メモリのスキヤンテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57088272A JPS58205993A (ja) | 1982-05-25 | 1982-05-25 | Ｌｓｉ内蔵メモリのスキヤンテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58205993A true JPS58205993A (ja) | 1983-12-01 |
Family
ID=13938256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57088272A Pending JPS58205993A (ja) | 1982-05-25 | 1982-05-25 | Ｌｓｉ内蔵メモリのスキヤンテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58205993A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613400A (ja) * | 1984-03-30 | 1986-01-09 | テキサス インスツルメンツ インコ−ポレイテツド | チツプ上の高密度メモリを試験する方法と装置 |
| JPS61144800A (ja) * | 1984-12-18 | 1986-07-02 | Fujitsu Ltd | メモリを内蔵した半導体集積回路 |
| JPS6476600A (en) * | 1987-09-18 | 1989-03-22 | Texas Instruments Japan | Semiconductor memory device |
| JPH02276099A (ja) * | 1989-04-18 | 1990-11-09 | Mitsubishi Electric Corp | マイクロプロセッサ |
| JPH0419899A (ja) * | 1990-05-11 | 1992-01-23 | Mitsubishi Electric Corp | 半導体記憶装置のためのテスト装置 |
-
1982
- 1982-05-25 JP JP57088272A patent/JPS58205993A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613400A (ja) * | 1984-03-30 | 1986-01-09 | テキサス インスツルメンツ インコ−ポレイテツド | チツプ上の高密度メモリを試験する方法と装置 |
| JPH0527197B2 (ja) * | 1984-03-30 | 1993-04-20 | Texas Instruments Inc | |
| JPS61144800A (ja) * | 1984-12-18 | 1986-07-02 | Fujitsu Ltd | メモリを内蔵した半導体集積回路 |
| JPS6476600A (en) * | 1987-09-18 | 1989-03-22 | Texas Instruments Japan | Semiconductor memory device |
| JPH02276099A (ja) * | 1989-04-18 | 1990-11-09 | Mitsubishi Electric Corp | マイクロプロセッサ |
| JPH0419899A (ja) * | 1990-05-11 | 1992-01-23 | Mitsubishi Electric Corp | 半導体記憶装置のためのテスト装置 |
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