JP2940207B2 - 圧縮パターン生成方式 - Google Patents
圧縮パターン生成方式Info
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- JP2940207B2 JP2940207B2 JP3079489A JP7948991A JP2940207B2 JP 2940207 B2 JP2940207 B2 JP 2940207B2 JP 3079489 A JP3079489 A JP 3079489A JP 7948991 A JP7948991 A JP 7948991A JP 2940207 B2 JP2940207 B2 JP 2940207B2
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- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は圧縮パターン生成方式に
関し、特にメモリテストのためのテストパターン生成に
おいて、パターンを圧縮する圧縮パターン生成方式に関
する。
関し、特にメモリテストのためのテストパターン生成に
おいて、パターンを圧縮する圧縮パターン生成方式に関
する。
【０００２】
【従来の技術】従来、ＬＳＩの設計時に行われるシミュ
レーションあるいは実際のＬＳＩのテストでは、テスト
パターンを用いてメモリのテストが行われており、この
テストパターンの生成は、マーチング方式やチェッカボ
ード方式と呼ばれているメモリテストパターン生成方式
によって行われていた。これらの方式は、生成されるビ
ットシーケンスに違いがあるが、論理値「０」及び
「１」で構成されるビットイメージを生成し、そのビッ
トイメージを全アドレスに書き込み、さらにそれを読み
出すようにして用いられるパターンが生成されていた。
レーションあるいは実際のＬＳＩのテストでは、テスト
パターンを用いてメモリのテストが行われており、この
テストパターンの生成は、マーチング方式やチェッカボ
ード方式と呼ばれているメモリテストパターン生成方式
によって行われていた。これらの方式は、生成されるビ
ットシーケンスに違いがあるが、論理値「０」及び
「１」で構成されるビットイメージを生成し、そのビッ
トイメージを全アドレスに書き込み、さらにそれを読み
出すようにして用いられるパターンが生成されていた。
【０００３】
【発明が解決しようとする課題】上述した従来のメモリ
テストパターン生成方式では、複数のメモリが混在した
ＬＳＩの設計時に行われるシミュレーションあるいは実
際のＬＳＩのテストでは、それぞれのメモリを独立にテ
ストするようなテストパターンを生成するために、生成
するテストパターンの数が膨大になり、そのためのシミ
ュレーション時間及びテスト時間が大きくなるという欠
点を有していた。
テストパターン生成方式では、複数のメモリが混在した
ＬＳＩの設計時に行われるシミュレーションあるいは実
際のＬＳＩのテストでは、それぞれのメモリを独立にテ
ストするようなテストパターンを生成するために、生成
するテストパターンの数が膨大になり、そのためのシミ
ュレーション時間及びテスト時間が大きくなるという欠
点を有していた。
【０００４】また、そのようなパターンを用いて実際の
ＬＳＩをテストする場合、テスタのパターンを記憶して
おくメモリの容量が不足してしまうという欠点を有して
いた。
ＬＳＩをテストする場合、テスタのパターンを記憶して
おくメモリの容量が不足してしまうという欠点を有して
いた。
【０００５】本発明の目的は、メモリテストパターン数
を大幅に削減することができ、それに伴うシミュレーシ
ョン時間、及びパターンを記憶しておくメモリ容量など
のリソースを節約することができる圧縮パターン生成方
式を提供することにある。
を大幅に削減することができ、それに伴うシミュレーシ
ョン時間、及びパターンを記憶しておくメモリ容量など
のリソースを節約することができる圧縮パターン生成方
式を提供することにある。
【０００６】
【課題を解決するための手段】第１の発明の圧縮パター
ン生成方式は、複数個のメモリが存在するＬＳＩをテス
トするための圧縮されたテストパターンを生成する圧縮
パターン生成方式であって、 （Ａ）前記複数個のメモリのそれぞれに対してアドレス
線とデータ線と制御信号線とに関する情報、制御信号及
びクロック動作に関する情報を含む、前記複数個のメモ
リのテストに用いられる前記テストパターンの生成に必
要な情報の指定入力を行うパターン生成指定手段、 （Ｂ）前記複数個のメモリに対して指定した信号線が矛
盾なく、かつ前記複数個のメモリのテストに用いられる
前記テストパターンの圧縮のため、同一パターン中に前
記複数個のメモリを同時にテストできるテストパターン
を生成するための情報の指定入力を行うパターン圧縮指
定手段、 （Ｃ）前記パターン生成指定手段及びパターン圧縮指定
手段による指定入力の内容を解析し、前記テストパター
ンの生成及び圧縮に必要な情報であるパターン生成情報
及びパターン圧縮情報を出力する指定解析手段、 （Ｄ）前記複数個のメモリが存在する前記ＬＳＩの論理
回路情報を入力され、前記パターン生成情報及びパター
ン圧縮情報を基に、同一パターン中に前記複数個のメモ
リを同時にテストできるテストパターンを生成するパタ
ーン生成手段、を備えて構成されている。
ン生成方式は、複数個のメモリが存在するＬＳＩをテス
トするための圧縮されたテストパターンを生成する圧縮
パターン生成方式であって、 （Ａ）前記複数個のメモリのそれぞれに対してアドレス
線とデータ線と制御信号線とに関する情報、制御信号及
びクロック動作に関する情報を含む、前記複数個のメモ
リのテストに用いられる前記テストパターンの生成に必
要な情報の指定入力を行うパターン生成指定手段、 （Ｂ）前記複数個のメモリに対して指定した信号線が矛
盾なく、かつ前記複数個のメモリのテストに用いられる
前記テストパターンの圧縮のため、同一パターン中に前
記複数個のメモリを同時にテストできるテストパターン
を生成するための情報の指定入力を行うパターン圧縮指
定手段、 （Ｃ）前記パターン生成指定手段及びパターン圧縮指定
手段による指定入力の内容を解析し、前記テストパター
ンの生成及び圧縮に必要な情報であるパターン生成情報
及びパターン圧縮情報を出力する指定解析手段、 （Ｄ）前記複数個のメモリが存在する前記ＬＳＩの論理
回路情報を入力され、前記パターン生成情報及びパター
ン圧縮情報を基に、同一パターン中に前記複数個のメモ
リを同時にテストできるテストパターンを生成するパタ
ーン生成手段、を備えて構成されている。
【０００７】また、第２の発明の圧縮パターン生成方式
は、複数個のメモリが存在するＬＳＩをテストする圧縮
パターン生成方式であって、（Ａ）前記メモリのそれぞ
れに対してアドレス線とデータ線と制御信号線とに関す
る情報，制御信号及びクロック動作に関する情報を含
む、パターン生成に必要な情報の指定入力を行うパター
ン生成指定手段、（Ｂ）前記パターン生成指定手段によ
り指定入力された内容を解析し、パターン生成に必要な
パターン生成情報を出力する指定解析手段、（Ｃ）前記
複数個のメモリが存在するＬＳＩの論理回路情報を入力
され、前記パターン生成情報を基に論理回路をトレース
して、それぞれのメモリに対して、指定された信号線が
同一パターン中にそれぞれのメモリを同時にテストでき
るパターンを生成できるかどうかを解析する回路解析手
段、（Ｄ）前記解析結果を基に、同一パターン中にそれ
ぞれのメモリを同時にテストできるテストパターンを生
成するパターン生成手段、を備えて構成されている。
は、複数個のメモリが存在するＬＳＩをテストする圧縮
パターン生成方式であって、（Ａ）前記メモリのそれぞ
れに対してアドレス線とデータ線と制御信号線とに関す
る情報，制御信号及びクロック動作に関する情報を含
む、パターン生成に必要な情報の指定入力を行うパター
ン生成指定手段、（Ｂ）前記パターン生成指定手段によ
り指定入力された内容を解析し、パターン生成に必要な
パターン生成情報を出力する指定解析手段、（Ｃ）前記
複数個のメモリが存在するＬＳＩの論理回路情報を入力
され、前記パターン生成情報を基に論理回路をトレース
して、それぞれのメモリに対して、指定された信号線が
同一パターン中にそれぞれのメモリを同時にテストでき
るパターンを生成できるかどうかを解析する回路解析手
段、（Ｄ）前記解析結果を基に、同一パターン中にそれ
ぞれのメモリを同時にテストできるテストパターンを生
成するパターン生成手段、を備えて構成されている。
【０００８】また、第３の発明の圧縮パターン生成方式
は、複数個のメモリが存在するＬＳＩをテストする圧縮
パターン生成方式であって、（Ａ）前記メモリのそれぞ
れに対してアドレス線とデータ線と制御信号線とに関す
る情報，制御信号及びクロック動作に関する情報を含
む、パターン生成に必要な情報の指定入力を行うパター
ン生成指定手段、（Ｂ）前記パターン生成指定手段によ
り指定入力された内容を解析し、パターン生成に必要な
パターン生成情報を出力する指定解析手段、（Ｃ）前記
複数個のメモリが存在するＬＳＩの論理回路情報を入力
され、前記パターン生成情報を基に、それぞれのメモリ
のテストパターンを生成するパターン生成手段、（Ｄ）
生成されたそれぞれのテストパターンを解析して、同一
パターン中に複数個のメモリをテストするパターンをま
とめられるかどうかを解析するパターン解析手段、
（Ｅ）前記解析結果を基に、パターンを編集するパター
ン編集手段、を備えて構成されている。
は、複数個のメモリが存在するＬＳＩをテストする圧縮
パターン生成方式であって、（Ａ）前記メモリのそれぞ
れに対してアドレス線とデータ線と制御信号線とに関す
る情報，制御信号及びクロック動作に関する情報を含
む、パターン生成に必要な情報の指定入力を行うパター
ン生成指定手段、（Ｂ）前記パターン生成指定手段によ
り指定入力された内容を解析し、パターン生成に必要な
パターン生成情報を出力する指定解析手段、（Ｃ）前記
複数個のメモリが存在するＬＳＩの論理回路情報を入力
され、前記パターン生成情報を基に、それぞれのメモリ
のテストパターンを生成するパターン生成手段、（Ｄ）
生成されたそれぞれのテストパターンを解析して、同一
パターン中に複数個のメモリをテストするパターンをま
とめられるかどうかを解析するパターン解析手段、
（Ｅ）前記解析結果を基に、パターンを編集するパター
ン編集手段、を備えて構成されている。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は、第１の発明の圧縮パターン生成方
式の一実施例を示すブロック図である。
式の一実施例を示すブロック図である。
【００１１】図１に示す圧縮パターン生成方式は、メモ
リのそれぞれに対してアドレス線とデータ線と制御信号
線とに関する情報，制御信号及びクロック動作に関する
情報を含む、パターン生成に必要な情報の指定入力を行
うパターン生成指定手段２、メモリに対して指定した信
号線が矛盾なく、かつ同時にテストができるように指定
入力を行うパターン圧縮指定手段３、パターン生成指定
手段２及びパターン圧縮指定手段３により指定入力され
た内容を解析し、パターン生成に必要なパターン生成情
報５及びパターン圧縮情報６を出力する指定解析手段
４、複数個のメモリが存在するＬＳＩの論理回路情報１
を入力され、パターン生成情報５及びパターン圧縮情報
６を基に、同一パターン中にそれぞれのメモリを同時に
テストできるテストパターンを生成するパターン生成手
段７から構成されている。
リのそれぞれに対してアドレス線とデータ線と制御信号
線とに関する情報，制御信号及びクロック動作に関する
情報を含む、パターン生成に必要な情報の指定入力を行
うパターン生成指定手段２、メモリに対して指定した信
号線が矛盾なく、かつ同時にテストができるように指定
入力を行うパターン圧縮指定手段３、パターン生成指定
手段２及びパターン圧縮指定手段３により指定入力され
た内容を解析し、パターン生成に必要なパターン生成情
報５及びパターン圧縮情報６を出力する指定解析手段
４、複数個のメモリが存在するＬＳＩの論理回路情報１
を入力され、パターン生成情報５及びパターン圧縮情報
６を基に、同一パターン中にそれぞれのメモリを同時に
テストできるテストパターンを生成するパターン生成手
段７から構成されている。
【００１２】次に、動作を説明する。
【００１３】図１において、パターン生成指定手段２
は、個々のメモリのアドレス，データ及び制御信号と、
それらに対応する外部ピンあるいはスキャン・フリップ
フロップや、外部ピンあるいはスキャン・フリップフロ
ップとメモリとの間のスルーパスを実現するために、外
部ピンあるいはスキャン・フリップフロップに設定すべ
き入力値及びメモリを動作させるためのクロック情報等
をカード，キーボード，マウス等により入力する。
は、個々のメモリのアドレス，データ及び制御信号と、
それらに対応する外部ピンあるいはスキャン・フリップ
フロップや、外部ピンあるいはスキャン・フリップフロ
ップとメモリとの間のスルーパスを実現するために、外
部ピンあるいはスキャン・フリップフロップに設定すべ
き入力値及びメモリを動作させるためのクロック情報等
をカード，キーボード，マウス等により入力する。
【００１４】またパターン圧縮指定手段３は、パターン
生成指定手段２で指定された個々のメモリのアドレス，
データ及び制御信号に対し、外部ピンあるいはスキャン
・フリップフロップが矛盾なく対応するとか、あるいは
重複していないというような情報をカード，キーボー
ド，マウス等により入力する。上記で述べた「アドレス
あるいはデータが矛盾なく一致している」とは、一方の
メモリでは、アドレスと指定した外部ピンあるいはスキ
ャン・フリップフロップを、もう一方のメモリではデー
タと指定しているような矛盾がないことを意味する。
生成指定手段２で指定された個々のメモリのアドレス，
データ及び制御信号に対し、外部ピンあるいはスキャン
・フリップフロップが矛盾なく対応するとか、あるいは
重複していないというような情報をカード，キーボー
ド，マウス等により入力する。上記で述べた「アドレス
あるいはデータが矛盾なく一致している」とは、一方の
メモリでは、アドレスと指定した外部ピンあるいはスキ
ャン・フリップフロップを、もう一方のメモリではデー
タと指定しているような矛盾がないことを意味する。
【００１５】これらパターン生成指定手段２及びパター
ン圧縮指定手段３により入力された情報は、指定解析手
段４によってチェックされ、それぞれパターン生成情報
５とパターン圧縮情報６としてパターン生成手段７に出
力される。
ン圧縮指定手段３により入力された情報は、指定解析手
段４によってチェックされ、それぞれパターン生成情報
５とパターン圧縮情報６としてパターン生成手段７に出
力される。
【００１６】パターン生成手段７では、入力された論理
回路情報１からすべてのアドレスに対して論理値「０」
及び「１」を少なくとも１回は書き込みかつ読み出すパ
ターンを生成する。生成されたパターンは、パターン生
成情報及びパターン圧縮情報により外部ピンあるいはス
キャン・フリップフロップにセットされるが、このと
き、同一パターン中に何種類かのメモリを一度にテスト
できるようなテストパターン８を生成して出力する。
回路情報１からすべてのアドレスに対して論理値「０」
及び「１」を少なくとも１回は書き込みかつ読み出すパ
ターンを生成する。生成されたパターンは、パターン生
成情報及びパターン圧縮情報により外部ピンあるいはス
キャン・フリップフロップにセットされるが、このと
き、同一パターン中に何種類かのメモリを一度にテスト
できるようなテストパターン８を生成して出力する。
【００１７】次に、第２の発明の実施例について説明す
る。
る。
【００１８】図２は、第２の発明の圧縮パターン生成方
式の一実施例を示すブロック図である。
式の一実施例を示すブロック図である。
【００１９】図２に示す圧縮パターン生成方式は、メモ
リのそれぞれに対してアドレス線とデータ線と制御信号
線とに関する情報，制御信号及びクロック動作に関する
情報を含む、パターン生成に必要な情報の指定入力を行
うパターン生成指定手段１２、パターン生成指定手段１
２により指定入力された内容を解析し、パターン生成に
必要なパターン生成情報１４を出力する指定解析手段１
３、複数個のメモリが存在するＬＳＩの論理回路情報１
１を入力され、パターン生成情報１４を基に論理回路を
トレースして、それぞれのメモリに対して、指定された
信号線が同一パターン中にそれぞれのメモリを同時にテ
ストできるパターンを生成できるかどうかを解析する回
路解析手段１５、解析結果を基に、同一パターン中にそ
れぞれのメモリを同時にテストできるテストパターン１
７を生成するパターン生成手段１６から構成されてい
る。
リのそれぞれに対してアドレス線とデータ線と制御信号
線とに関する情報，制御信号及びクロック動作に関する
情報を含む、パターン生成に必要な情報の指定入力を行
うパターン生成指定手段１２、パターン生成指定手段１
２により指定入力された内容を解析し、パターン生成に
必要なパターン生成情報１４を出力する指定解析手段１
３、複数個のメモリが存在するＬＳＩの論理回路情報１
１を入力され、パターン生成情報１４を基に論理回路を
トレースして、それぞれのメモリに対して、指定された
信号線が同一パターン中にそれぞれのメモリを同時にテ
ストできるパターンを生成できるかどうかを解析する回
路解析手段１５、解析結果を基に、同一パターン中にそ
れぞれのメモリを同時にテストできるテストパターン１
７を生成するパターン生成手段１６から構成されてい
る。
【００２０】次に、動作を説明する。
【００２１】図２において、パターン生成指定手段１２
は、個々のメモリのアドレス，データ及び制御信号と、
それらに対応する外部ピンあるいはスキャン・フリップ
フロップを指定し、外部ピンあるいはスキャン・フリッ
プフロップとメモリとの間のスルーパスを実現するため
に、外部ピンあるいはスキャン・フリップフロップに設
定すべき入力値及びメモリを動作させるためのクロック
情報等をカード，キーボード，マウス等により入力す
る。
は、個々のメモリのアドレス，データ及び制御信号と、
それらに対応する外部ピンあるいはスキャン・フリップ
フロップを指定し、外部ピンあるいはスキャン・フリッ
プフロップとメモリとの間のスルーパスを実現するため
に、外部ピンあるいはスキャン・フリップフロップに設
定すべき入力値及びメモリを動作させるためのクロック
情報等をカード，キーボード，マウス等により入力す
る。
【００２２】パターン生成指定手段１２により入力され
た情報は、指定解析手段１３により、それぞれ解析され
パターン生成情報１４として出力される。回路解析手段
１５は、論理回路情報１１と指定解析手段１３から出力
されたパターン生成情報１４とを基に、おのおののメモ
リにおいてアドレス線とデータ線とがＬＳＩ全体では、
どの入出力ピンあるいはスキャン・フリップフロップに
対応し、それらの信号線の対応に矛盾がないかとか、例
えばあるメモリではデータ線として定義されて、別のメ
モリではアドレス線として定義されているなどといった
矛盾がないかなどをチェックする。また、あらかじめ設
定した入力値に矛盾がないかなどをチェックする。
た情報は、指定解析手段１３により、それぞれ解析され
パターン生成情報１４として出力される。回路解析手段
１５は、論理回路情報１１と指定解析手段１３から出力
されたパターン生成情報１４とを基に、おのおののメモ
リにおいてアドレス線とデータ線とがＬＳＩ全体では、
どの入出力ピンあるいはスキャン・フリップフロップに
対応し、それらの信号線の対応に矛盾がないかとか、例
えばあるメモリではデータ線として定義されて、別のメ
モリではアドレス線として定義されているなどといった
矛盾がないかなどをチェックする。また、あらかじめ設
定した入力値に矛盾がないかなどをチェックする。
【００２３】パターン生成手段１６は、回路解析手段１
５で得られた結果を基に、すべてのアドレスに対し、論
理値「０」及び「１」を少なくとも１回は書き込みかつ
読み出すパターンを生成する。ここで生成されたパター
ンは、指定解析手段１３から出力されたパターン生成情
報１４により、外部ピンあるいはスキャン・フリップフ
ロップにセットされるが、このとき、同一パターン中に
何種類かのメモリを一度にテストできるようなテストパ
ターン１７を生成して出力する。
５で得られた結果を基に、すべてのアドレスに対し、論
理値「０」及び「１」を少なくとも１回は書き込みかつ
読み出すパターンを生成する。ここで生成されたパター
ンは、指定解析手段１３から出力されたパターン生成情
報１４により、外部ピンあるいはスキャン・フリップフ
ロップにセットされるが、このとき、同一パターン中に
何種類かのメモリを一度にテストできるようなテストパ
ターン１７を生成して出力する。
【００２４】次に、第３の発明の実施例について説明す
る。
る。
【００２５】図３は、第３の発明の圧縮パターン生成方
式の一実施例を示すブロック図である。
式の一実施例を示すブロック図である。
【００２６】図３に示す圧縮パターン生成方式は、メモ
リのそれぞれに対してアドレス線とデータ線と制御信号
線とに関する情報，制御信号及びクロック動作に関する
情報を含む、パターン生成に必要な情報の指定入力を行
うパターン生成指定手段２２、パターン生成指定手段２
２により指定入力された内容を解析し、パターン生成に
必要なパターン生成情報２４を出力する指定解析手段２
３、複数個のメモリが存在するＬＳＩの論理回路情報２
１を入力され、パターン生成情報２４を基に、それぞれ
のメモリのテストパターン２６を生成するパターン生成
手段２５、生成されたそれぞれのテストパターン２６を
解析して、同一パターン中に複数個のメモリをテストす
るパターンをまとめられるかどうかを解析するパターン
解析手段２７、解析結果を基に、パターンを編集するパ
ターン編集手段２８から構成されている。
リのそれぞれに対してアドレス線とデータ線と制御信号
線とに関する情報，制御信号及びクロック動作に関する
情報を含む、パターン生成に必要な情報の指定入力を行
うパターン生成指定手段２２、パターン生成指定手段２
２により指定入力された内容を解析し、パターン生成に
必要なパターン生成情報２４を出力する指定解析手段２
３、複数個のメモリが存在するＬＳＩの論理回路情報２
１を入力され、パターン生成情報２４を基に、それぞれ
のメモリのテストパターン２６を生成するパターン生成
手段２５、生成されたそれぞれのテストパターン２６を
解析して、同一パターン中に複数個のメモリをテストす
るパターンをまとめられるかどうかを解析するパターン
解析手段２７、解析結果を基に、パターンを編集するパ
ターン編集手段２８から構成されている。
【００２７】次に、動作を説明する。
【００２８】図３において、パターン生成指定手段２２
は、個々のメモリのアドレス，データ及び制御信号と、
それらに対応する外部ピンあるいはスキャン・フリップ
フロップを指定し、外部ピンあるいはスキャン・フリッ
プフロップとメモリとの間のスルーパスを実現するため
に、外部ピンあるいはスキャン・フリップフロップに設
定すべき入力値及びメモリを動作させるためのクロック
情報等をカード，キーボード，マウス等により入力す
る。
は、個々のメモリのアドレス，データ及び制御信号と、
それらに対応する外部ピンあるいはスキャン・フリップ
フロップを指定し、外部ピンあるいはスキャン・フリッ
プフロップとメモリとの間のスルーパスを実現するため
に、外部ピンあるいはスキャン・フリップフロップに設
定すべき入力値及びメモリを動作させるためのクロック
情報等をカード，キーボード，マウス等により入力す
る。
【００２９】パターン生成指定手段２２により入力され
た情報は、指定解析手段２３により、それぞれ解析され
パターン生成情報２４として出力される。パターン生成
情報２４と論理回路情報２１とを基に、パターン生成手
段２５は、それぞれのメモリに対して、すべてのアドレ
スに、論理値「０」及び「１」を少なくとも１回は書き
込みかつ読み出すパターンを生成する。ただし、この時
点では、メモリテストに直接関係のない、例えばアドレ
ス線，データ線または制御信号線以外の外部ピンあるい
はスキャン・フリップフロップについては不確定値とし
て扱ったテストパターン２６として出力しておく。
た情報は、指定解析手段２３により、それぞれ解析され
パターン生成情報２４として出力される。パターン生成
情報２４と論理回路情報２１とを基に、パターン生成手
段２５は、それぞれのメモリに対して、すべてのアドレ
スに、論理値「０」及び「１」を少なくとも１回は書き
込みかつ読み出すパターンを生成する。ただし、この時
点では、メモリテストに直接関係のない、例えばアドレ
ス線，データ線または制御信号線以外の外部ピンあるい
はスキャン・フリップフロップについては不確定値とし
て扱ったテストパターン２６として出力しておく。
【００３０】次に、パターン解析手段２７は、パターン
生成手段２５によりそれぞれ個別に生成されたテストパ
ターン２６に対し、不確定値扱いになっている部分をト
レースし、一方のパターンでは値が確定している部分
が、もう一方では不確定であったり、どちらかのパター
ンがもう一方のパターンの不確定値部分を完全に包含す
るような、それぞれのパターンを重ね合わせても矛盾が
生じないかどうかを判定する。その場合についてそれぞ
れのパターンを同一パターンとしてパターン編集手段２
８により編集する。さらに、編集後の不確定値の部分に
ついては、論理値「０」あるいは論理値「１」のいずれ
かをセットする。このようにして、同一パターン中に複
数のメモリを同時にテストするテストパターン２９を生
成し出力する。
生成手段２５によりそれぞれ個別に生成されたテストパ
ターン２６に対し、不確定値扱いになっている部分をト
レースし、一方のパターンでは値が確定している部分
が、もう一方では不確定であったり、どちらかのパター
ンがもう一方のパターンの不確定値部分を完全に包含す
るような、それぞれのパターンを重ね合わせても矛盾が
生じないかどうかを判定する。その場合についてそれぞ
れのパターンを同一パターンとしてパターン編集手段２
８により編集する。さらに、編集後の不確定値の部分に
ついては、論理値「０」あるいは論理値「１」のいずれ
かをセットする。このようにして、同一パターン中に複
数のメモリを同時にテストするテストパターン２９を生
成し出力する。
【００３１】次に、図４は、本発明による圧縮パターン
の生成の様子を示す図である。
の生成の様子を示す図である。
【００３２】図４（ａ）〜図４（ｃ）は、それぞれのア
ドレスのビットが重複なく、かつデータのビット位置も
重複していない場合の、従来のパターンのビットイメー
ジを示している。また、図４（ｄ）は、本発明のパター
ン圧縮を行ったパターンのビットイメージを示してい
る。
ドレスのビットが重複なく、かつデータのビット位置も
重複していない場合の、従来のパターンのビットイメー
ジを示している。また、図４（ｄ）は、本発明のパター
ン圧縮を行ったパターンのビットイメージを示してい
る。
【００３３】図４（ａ）のパターンのパターン数は
「ｉ」であり、図４（ｂ）のパターンのパターン数は
「ｊ」であり、図４（ｃ）のパターンのパターン数は
「ｋ」であるものとする。ただし、ｉ＜ｊ＜ｋとする。
このとき、この従来の入力パターン数のそれぞれを合計
すると、全部で「ｉ＋ｊ＋ｋ」となるが、本発明の圧縮
パターン生成方式を適用した圧縮後のパターンでは、図
４（ｄ）に示すようにパターン数が高々「ｋ」で済むこ
とになる。
「ｉ」であり、図４（ｂ）のパターンのパターン数は
「ｊ」であり、図４（ｃ）のパターンのパターン数は
「ｋ」であるものとする。ただし、ｉ＜ｊ＜ｋとする。
このとき、この従来の入力パターン数のそれぞれを合計
すると、全部で「ｉ＋ｊ＋ｋ」となるが、本発明の圧縮
パターン生成方式を適用した圧縮後のパターンでは、図
４（ｄ）に示すようにパターン数が高々「ｋ」で済むこ
とになる。
【００３４】
【発明の効果】以上説明したように、本発明の圧縮パタ
ーン生成方式は、メモリテストパターン生成において、
効果的なパターン圧縮を行うことにより、メモリテスト
パターン数を大幅に削減することができ、それに伴うシ
ミュレーション時間、及びパターンを記憶しておくメモ
リ容量などのリソースを節約することができるという効
果を有している。
ーン生成方式は、メモリテストパターン生成において、
効果的なパターン圧縮を行うことにより、メモリテスト
パターン数を大幅に削減することができ、それに伴うシ
ミュレーション時間、及びパターンを記憶しておくメモ
リ容量などのリソースを節約することができるという効
果を有している。
【図１】第１の発明の圧縮パターン生成方式の一実施例
を示すブロック図である。
を示すブロック図である。
【図２】第２の発明の圧縮パターン生成方式の一実施例
を示すブロック図である。
を示すブロック図である。
【図３】第３の発明の圧縮パターン生成方式の一実施例
を示すブロック図である。
を示すブロック図である。
【図４】本発明による圧縮パターンの生成の様子を示す
図である。
図である。
１ 論理回路情報 ２ パターン生成指定手段 ３ パターン圧縮指定手段 ４ 指定解析手段 ５ パターン生成情報 ６ パターン圧縮情報 ７ パターン生成手段 ８ テストパターン １１ 論理回路情報 １２ パターン生成指定手段 １３ 指定解析手段 １４ パターン生成情報 １５ 回路解析手段 １６ パターン生成手段 １７ テストパターン ２１ 論理回路情報 ２２ パターン生成指定手段 ２３ 指定解析手段 ２４ パターン生成情報 ２５ パターン生成手段 ２６ テストパターン ２７ パターン解析手段 ２８ パターン編集手段 ２９ テストパターン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/3183 G06F 11/22 G06F 17/50
Claims (3)
- 【請求項１】複数個のメモリが存在するＬＳＩをテスト
するための圧縮されたテストパターンを生成する圧縮パ
ターン生成方式であって、 （Ａ）前記複数個のメモリのそれぞれに対してアドレス
線とデータ線と制御信号線とに関する情報、制御信号及
びクロック動作に関する情報を含む、前記複数個のメモ
リのテストに用いられる前記テストパターンの生成に必
要な情報の指定入力を行うパターン生成指定手段、 （Ｂ）前記複数個のメモリに対して指定した信号線が矛
盾なく、かつ前記複数個のメモリのテストに用いられる
前記テストパターンの圧縮のため、同一パターン中に前
記複数個のメモリを同時にテストできるテストパターン
を生成するための情報の指定入力を行うパターン圧縮指
定手段、 （Ｃ）前記パターン生成指定手段及びパターン圧縮指定
手段による指定入力の内容を解析し、前記テストパター
ンの生成及び圧縮に必要な情報であるパターン生成情報
及びパターン圧縮情報を出力する指定解析手段、 （Ｄ）前記複数個のメモリが存在する前記ＬＳＩの論理
回路情報を入力され、前記パターン生成情報及びパター
ン圧縮情報を基に、同一パターン中に前記複数個のメモ
リを同時にテストできるテストパターンを生成するパタ
ーン生成手段、 を備えたことを特徴とする圧縮パターン生成方式。 - 【請求項２】 複数個のメモリが存在するＬＳＩをテス
トする圧縮パターン生成方式であって、（Ａ）前記メモ
リのそれぞれに対してアドレス線とデータ線と制御信号
線とに関する情報，制御信号及びクロック動作に関する
情報を含む、パターン生成に必要な情報の指定入力を行
うパターン生成指定手段、（Ｂ）前記パターン生成指定
手段により指定入力された内容を解析し、パターン生成
に必要なパターン生成情報を出力する指定解析手段、
（Ｃ）前記複数個のメモリが存在するＬＳＩの論理回路
情報を入力され、前記パターン生成情報を基に論理回路
をトレースして、それぞれのメモリに対して、指定され
た信号線が同一パターン中にそれぞれのメモリを同時に
テストできるパターンを生成できるかどうかを解析する
回路解析手段、（Ｄ）前記解析結果を基に、同一パター
ン中にそれぞれのメモリを同時にテストできるテストパ
ターンを生成するパターン生成手段、を備えたことを特
徴とする圧縮パターン生成方式。 - 【請求項３】 複数個のメモリが存在するＬＳＩをテス
トする圧縮パターン生成方式であって、（Ａ）前記メモ
リのそれぞれに対してアドレス線とデータ線と制御信号
線とに関する情報，制御信号及びクロック動作に関する
情報を含む、パターン生成に必要な情報の指定入力を行
うパターン生成指定手段、（Ｂ）前記パターン生成指定
手段により指定入力された内容を解析し、パターン生成
に必要なパターン生成情報を出力する指定解析手段、
（Ｃ）前記複数個のメモリが存在するＬＳＩの論理回路
情報を入力され、前記パターン生成情報を基に、それぞ
れのメモリのテストパターンを生成するパターン生成手
段、（Ｄ）生成されたそれぞれのテストパターンを解析
して、同一パターン中に複数個のメモリをテストするパ
ターンをまとめられるかどうかを解析するパターン解析
手段、（Ｅ）前記解析結果を基に、パターンを編集する
パターン編集手段、を備えたことを特徴とする圧縮パタ
ーン生成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3079489A JP2940207B2 (ja) | 1991-04-12 | 1991-04-12 | 圧縮パターン生成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3079489A JP2940207B2 (ja) | 1991-04-12 | 1991-04-12 | 圧縮パターン生成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04315069A JPH04315069A (ja) | 1992-11-06 |
| JP2940207B2 true JP2940207B2 (ja) | 1999-08-25 |
Family
ID=13691319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3079489A Expired - Lifetime JP2940207B2 (ja) | 1991-04-12 | 1991-04-12 | 圧縮パターン生成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2940207B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011187120A (ja) * | 2010-03-08 | 2011-09-22 | Fujitsu Semiconductor Ltd | 半導体集積回路の試験装置、試験方法、及びプログラム |
-
1991
- 1991-04-12 JP JP3079489A patent/JP2940207B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011187120A (ja) * | 2010-03-08 | 2011-09-22 | Fujitsu Semiconductor Ltd | 半導体集積回路の試験装置、試験方法、及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04315069A (ja) | 1992-11-06 |
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