JP2940207B2 - 圧縮パターン生成方式 - Google Patents
圧縮パターン生成方式Info
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- JP2940207B2 JP2940207B2 JP3079489A JP7948991A JP2940207B2 JP 2940207 B2 JP2940207 B2 JP 2940207B2 JP 3079489 A JP3079489 A JP 3079489A JP 7948991 A JP7948991 A JP 7948991A JP 2940207 B2 JP2940207 B2 JP 2940207B2
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- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Description
関し、特にメモリテストのためのテストパターン生成に
おいて、パターンを圧縮する圧縮パターン生成方式に関
する。
レーションあるいは実際のLSIのテストでは、テスト
パターンを用いてメモリのテストが行われており、この
テストパターンの生成は、マーチング方式やチェッカボ
ード方式と呼ばれているメモリテストパターン生成方式
によって行われていた。これらの方式は、生成されるビ
ットシーケンスに違いがあるが、論理値「0」及び
「1」で構成されるビットイメージを生成し、そのビッ
トイメージを全アドレスに書き込み、さらにそれを読み
出すようにして用いられるパターンが生成されていた。
テストパターン生成方式では、複数のメモリが混在した
LSIの設計時に行われるシミュレーションあるいは実
際のLSIのテストでは、それぞれのメモリを独立にテ
ストするようなテストパターンを生成するために、生成
するテストパターンの数が膨大になり、そのためのシミ
ュレーション時間及びテスト時間が大きくなるという欠
点を有していた。
LSIをテストする場合、テスタのパターンを記憶して
おくメモリの容量が不足してしまうという欠点を有して
いた。
を大幅に削減することができ、それに伴うシミュレーシ
ョン時間、及びパターンを記憶しておくメモリ容量など
のリソースを節約することができる圧縮パターン生成方
式を提供することにある。
ン生成方式は、複数個のメモリが存在するLSIをテス
トするための圧縮されたテストパターンを生成する圧縮
パターン生成方式であって、 (A)前記複数個のメモリのそれぞれに対してアドレス
線とデータ線と制御信号線とに関する情報、制御信号及
びクロック動作に関する情報を含む、前記複数個のメモ
リのテストに用いられる前記テストパターンの生成に必
要な情報の指定入力を行うパターン生成指定手段、 (B)前記複数個のメモリに対して指定した信号線が矛
盾なく、かつ前記複数個のメモリのテストに用いられる
前記テストパターンの圧縮のため、同一パターン中に前
記複数個のメモリを同時にテストできるテストパターン
を生成するための情報の指定入力を行うパターン圧縮指
定手段、 (C)前記パターン生成指定手段及びパターン圧縮指定
手段による指定入力の内容を解析し、前記テストパター
ンの生成及び圧縮に必要な情報であるパターン生成情報
及びパターン圧縮情報を出力する指定解析手段、 (D)前記複数個のメモリが存在する前記LSIの論理
回路情報を入力され、前記パターン生成情報及びパター
ン圧縮情報を基に、同一パターン中に前記複数個のメモ
リを同時にテストできるテストパターンを生成するパタ
ーン生成手段、を備えて構成されている。
は、複数個のメモリが存在するLSIをテストする圧縮
パターン生成方式であって、(A)前記メモリのそれぞ
れに対してアドレス線とデータ線と制御信号線とに関す
る情報,制御信号及びクロック動作に関する情報を含
む、パターン生成に必要な情報の指定入力を行うパター
ン生成指定手段、(B)前記パターン生成指定手段によ
り指定入力された内容を解析し、パターン生成に必要な
パターン生成情報を出力する指定解析手段、(C)前記
複数個のメモリが存在するLSIの論理回路情報を入力
され、前記パターン生成情報を基に論理回路をトレース
して、それぞれのメモリに対して、指定された信号線が
同一パターン中にそれぞれのメモリを同時にテストでき
るパターンを生成できるかどうかを解析する回路解析手
段、(D)前記解析結果を基に、同一パターン中にそれ
ぞれのメモリを同時にテストできるテストパターンを生
成するパターン生成手段、を備えて構成されている。
は、複数個のメモリが存在するLSIをテストする圧縮
パターン生成方式であって、(A)前記メモリのそれぞ
れに対してアドレス線とデータ線と制御信号線とに関す
る情報,制御信号及びクロック動作に関する情報を含
む、パターン生成に必要な情報の指定入力を行うパター
ン生成指定手段、(B)前記パターン生成指定手段によ
り指定入力された内容を解析し、パターン生成に必要な
パターン生成情報を出力する指定解析手段、(C)前記
複数個のメモリが存在するLSIの論理回路情報を入力
され、前記パターン生成情報を基に、それぞれのメモリ
のテストパターンを生成するパターン生成手段、(D)
生成されたそれぞれのテストパターンを解析して、同一
パターン中に複数個のメモリをテストするパターンをま
とめられるかどうかを解析するパターン解析手段、
(E)前記解析結果を基に、パターンを編集するパター
ン編集手段、を備えて構成されている。
て説明する。
式の一実施例を示すブロック図である。
リのそれぞれに対してアドレス線とデータ線と制御信号
線とに関する情報,制御信号及びクロック動作に関する
情報を含む、パターン生成に必要な情報の指定入力を行
うパターン生成指定手段2、メモリに対して指定した信
号線が矛盾なく、かつ同時にテストができるように指定
入力を行うパターン圧縮指定手段3、パターン生成指定
手段2及びパターン圧縮指定手段3により指定入力され
た内容を解析し、パターン生成に必要なパターン生成情
報5及びパターン圧縮情報6を出力する指定解析手段
4、複数個のメモリが存在するLSIの論理回路情報1
を入力され、パターン生成情報5及びパターン圧縮情報
6を基に、同一パターン中にそれぞれのメモリを同時に
テストできるテストパターンを生成するパターン生成手
段7から構成されている。
は、個々のメモリのアドレス,データ及び制御信号と、
それらに対応する外部ピンあるいはスキャン・フリップ
フロップや、外部ピンあるいはスキャン・フリップフロ
ップとメモリとの間のスルーパスを実現するために、外
部ピンあるいはスキャン・フリップフロップに設定すべ
き入力値及びメモリを動作させるためのクロック情報等
をカード,キーボード,マウス等により入力する。
生成指定手段2で指定された個々のメモリのアドレス,
データ及び制御信号に対し、外部ピンあるいはスキャン
・フリップフロップが矛盾なく対応するとか、あるいは
重複していないというような情報をカード,キーボー
ド,マウス等により入力する。上記で述べた「アドレス
あるいはデータが矛盾なく一致している」とは、一方の
メモリでは、アドレスと指定した外部ピンあるいはスキ
ャン・フリップフロップを、もう一方のメモリではデー
タと指定しているような矛盾がないことを意味する。
ン圧縮指定手段3により入力された情報は、指定解析手
段4によってチェックされ、それぞれパターン生成情報
5とパターン圧縮情報6としてパターン生成手段7に出
力される。
回路情報1からすべてのアドレスに対して論理値「0」
及び「1」を少なくとも1回は書き込みかつ読み出すパ
ターンを生成する。生成されたパターンは、パターン生
成情報及びパターン圧縮情報により外部ピンあるいはス
キャン・フリップフロップにセットされるが、このと
き、同一パターン中に何種類かのメモリを一度にテスト
できるようなテストパターン8を生成して出力する。
る。
式の一実施例を示すブロック図である。
リのそれぞれに対してアドレス線とデータ線と制御信号
線とに関する情報,制御信号及びクロック動作に関する
情報を含む、パターン生成に必要な情報の指定入力を行
うパターン生成指定手段12、パターン生成指定手段1
2により指定入力された内容を解析し、パターン生成に
必要なパターン生成情報14を出力する指定解析手段1
3、複数個のメモリが存在するLSIの論理回路情報1
1を入力され、パターン生成情報14を基に論理回路を
トレースして、それぞれのメモリに対して、指定された
信号線が同一パターン中にそれぞれのメモリを同時にテ
ストできるパターンを生成できるかどうかを解析する回
路解析手段15、解析結果を基に、同一パターン中にそ
れぞれのメモリを同時にテストできるテストパターン1
7を生成するパターン生成手段16から構成されてい
る。
は、個々のメモリのアドレス,データ及び制御信号と、
それらに対応する外部ピンあるいはスキャン・フリップ
フロップを指定し、外部ピンあるいはスキャン・フリッ
プフロップとメモリとの間のスルーパスを実現するため
に、外部ピンあるいはスキャン・フリップフロップに設
定すべき入力値及びメモリを動作させるためのクロック
情報等をカード,キーボード,マウス等により入力す
る。
た情報は、指定解析手段13により、それぞれ解析され
パターン生成情報14として出力される。回路解析手段
15は、論理回路情報11と指定解析手段13から出力
されたパターン生成情報14とを基に、おのおののメモ
リにおいてアドレス線とデータ線とがLSI全体では、
どの入出力ピンあるいはスキャン・フリップフロップに
対応し、それらの信号線の対応に矛盾がないかとか、例
えばあるメモリではデータ線として定義されて、別のメ
モリではアドレス線として定義されているなどといった
矛盾がないかなどをチェックする。また、あらかじめ設
定した入力値に矛盾がないかなどをチェックする。
5で得られた結果を基に、すべてのアドレスに対し、論
理値「0」及び「1」を少なくとも1回は書き込みかつ
読み出すパターンを生成する。ここで生成されたパター
ンは、指定解析手段13から出力されたパターン生成情
報14により、外部ピンあるいはスキャン・フリップフ
ロップにセットされるが、このとき、同一パターン中に
何種類かのメモリを一度にテストできるようなテストパ
ターン17を生成して出力する。
る。
式の一実施例を示すブロック図である。
リのそれぞれに対してアドレス線とデータ線と制御信号
線とに関する情報,制御信号及びクロック動作に関する
情報を含む、パターン生成に必要な情報の指定入力を行
うパターン生成指定手段22、パターン生成指定手段2
2により指定入力された内容を解析し、パターン生成に
必要なパターン生成情報24を出力する指定解析手段2
3、複数個のメモリが存在するLSIの論理回路情報2
1を入力され、パターン生成情報24を基に、それぞれ
のメモリのテストパターン26を生成するパターン生成
手段25、生成されたそれぞれのテストパターン26を
解析して、同一パターン中に複数個のメモリをテストす
るパターンをまとめられるかどうかを解析するパターン
解析手段27、解析結果を基に、パターンを編集するパ
ターン編集手段28から構成されている。
は、個々のメモリのアドレス,データ及び制御信号と、
それらに対応する外部ピンあるいはスキャン・フリップ
フロップを指定し、外部ピンあるいはスキャン・フリッ
プフロップとメモリとの間のスルーパスを実現するため
に、外部ピンあるいはスキャン・フリップフロップに設
定すべき入力値及びメモリを動作させるためのクロック
情報等をカード,キーボード,マウス等により入力す
る。
た情報は、指定解析手段23により、それぞれ解析され
パターン生成情報24として出力される。パターン生成
情報24と論理回路情報21とを基に、パターン生成手
段25は、それぞれのメモリに対して、すべてのアドレ
スに、論理値「0」及び「1」を少なくとも1回は書き
込みかつ読み出すパターンを生成する。ただし、この時
点では、メモリテストに直接関係のない、例えばアドレ
ス線,データ線または制御信号線以外の外部ピンあるい
はスキャン・フリップフロップについては不確定値とし
て扱ったテストパターン26として出力しておく。
生成手段25によりそれぞれ個別に生成されたテストパ
ターン26に対し、不確定値扱いになっている部分をト
レースし、一方のパターンでは値が確定している部分
が、もう一方では不確定であったり、どちらかのパター
ンがもう一方のパターンの不確定値部分を完全に包含す
るような、それぞれのパターンを重ね合わせても矛盾が
生じないかどうかを判定する。その場合についてそれぞ
れのパターンを同一パターンとしてパターン編集手段2
8により編集する。さらに、編集後の不確定値の部分に
ついては、論理値「0」あるいは論理値「1」のいずれ
かをセットする。このようにして、同一パターン中に複
数のメモリを同時にテストするテストパターン29を生
成し出力する。
の生成の様子を示す図である。
ドレスのビットが重複なく、かつデータのビット位置も
重複していない場合の、従来のパターンのビットイメー
ジを示している。また、図4(d)は、本発明のパター
ン圧縮を行ったパターンのビットイメージを示してい
る。
「i」であり、図4(b)のパターンのパターン数は
「j」であり、図4(c)のパターンのパターン数は
「k」であるものとする。ただし、i<j<kとする。
このとき、この従来の入力パターン数のそれぞれを合計
すると、全部で「i+j+k」となるが、本発明の圧縮
パターン生成方式を適用した圧縮後のパターンでは、図
4(d)に示すようにパターン数が高々「k」で済むこ
とになる。
ーン生成方式は、メモリテストパターン生成において、
効果的なパターン圧縮を行うことにより、メモリテスト
パターン数を大幅に削減することができ、それに伴うシ
ミュレーション時間、及びパターンを記憶しておくメモ
リ容量などのリソースを節約することができるという効
果を有している。
を示すブロック図である。
を示すブロック図である。
を示すブロック図である。
図である。
Claims (3)
- 【請求項1】複数個のメモリが存在するLSIをテスト
するための圧縮されたテストパターンを生成する圧縮パ
ターン生成方式であって、 (A)前記複数個のメモリのそれぞれに対してアドレス
線とデータ線と制御信号線とに関する情報、制御信号及
びクロック動作に関する情報を含む、前記複数個のメモ
リのテストに用いられる前記テストパターンの生成に必
要な情報の指定入力を行うパターン生成指定手段、 (B)前記複数個のメモリに対して指定した信号線が矛
盾なく、かつ前記複数個のメモリのテストに用いられる
前記テストパターンの圧縮のため、同一パターン中に前
記複数個のメモリを同時にテストできるテストパターン
を生成するための情報の指定入力を行うパターン圧縮指
定手段、 (C)前記パターン生成指定手段及びパターン圧縮指定
手段による指定入力の内容を解析し、前記テストパター
ンの生成及び圧縮に必要な情報であるパターン生成情報
及びパターン圧縮情報を出力する指定解析手段、 (D)前記複数個のメモリが存在する前記LSIの論理
回路情報を入力され、前記パターン生成情報及びパター
ン圧縮情報を基に、同一パターン中に前記複数個のメモ
リを同時にテストできるテストパターンを生成するパタ
ーン生成手段、 を備えたことを特徴とする圧縮パターン生成方式。 - 【請求項2】 複数個のメモリが存在するLSIをテス
トする圧縮パターン生成方式であって、(A)前記メモ
リのそれぞれに対してアドレス線とデータ線と制御信号
線とに関する情報,制御信号及びクロック動作に関する
情報を含む、パターン生成に必要な情報の指定入力を行
うパターン生成指定手段、(B)前記パターン生成指定
手段により指定入力された内容を解析し、パターン生成
に必要なパターン生成情報を出力する指定解析手段、
(C)前記複数個のメモリが存在するLSIの論理回路
情報を入力され、前記パターン生成情報を基に論理回路
をトレースして、それぞれのメモリに対して、指定され
た信号線が同一パターン中にそれぞれのメモリを同時に
テストできるパターンを生成できるかどうかを解析する
回路解析手段、(D)前記解析結果を基に、同一パター
ン中にそれぞれのメモリを同時にテストできるテストパ
ターンを生成するパターン生成手段、を備えたことを特
徴とする圧縮パターン生成方式。 - 【請求項3】 複数個のメモリが存在するLSIをテス
トする圧縮パターン生成方式であって、(A)前記メモ
リのそれぞれに対してアドレス線とデータ線と制御信号
線とに関する情報,制御信号及びクロック動作に関する
情報を含む、パターン生成に必要な情報の指定入力を行
うパターン生成指定手段、(B)前記パターン生成指定
手段により指定入力された内容を解析し、パターン生成
に必要なパターン生成情報を出力する指定解析手段、
(C)前記複数個のメモリが存在するLSIの論理回路
情報を入力され、前記パターン生成情報を基に、それぞ
れのメモリのテストパターンを生成するパターン生成手
段、(D)生成されたそれぞれのテストパターンを解析
して、同一パターン中に複数個のメモリをテストするパ
ターンをまとめられるかどうかを解析するパターン解析
手段、(E)前記解析結果を基に、パターンを編集する
パターン編集手段、を備えたことを特徴とする圧縮パタ
ーン生成方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3079489A JP2940207B2 (ja) | 1991-04-12 | 1991-04-12 | 圧縮パターン生成方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3079489A JP2940207B2 (ja) | 1991-04-12 | 1991-04-12 | 圧縮パターン生成方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04315069A JPH04315069A (ja) | 1992-11-06 |
JP2940207B2 true JP2940207B2 (ja) | 1999-08-25 |
Family
ID=13691319
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3079489A Expired - Lifetime JP2940207B2 (ja) | 1991-04-12 | 1991-04-12 | 圧縮パターン生成方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2940207B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011187120A (ja) * | 2010-03-08 | 2011-09-22 | Fujitsu Semiconductor Ltd | 半導体集積回路の試験装置、試験方法、及びプログラム |
-
1991
- 1991-04-12 JP JP3079489A patent/JP2940207B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011187120A (ja) * | 2010-03-08 | 2011-09-22 | Fujitsu Semiconductor Ltd | 半導体集積回路の試験装置、試験方法、及びプログラム |
Also Published As
Publication number | Publication date |
---|---|
JPH04315069A (ja) | 1992-11-06 |
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Legal Events
Date | Code | Title | Description |
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