JPH0223637A - リニア半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （り産業上の利用分野 本発明は、半導体集積回路に関し、特にカスタムＩＣの
要求に答えられる様に、機種展開の容易なパターン・レ
イアウトに関するものである。

（ロ）従来の技術 近年、半導体集積回路には増々多機能・高集積・多様化
してきており、第５図に示すＦＭ／ＡＭチューナ回路も
１チツプ化の方向へ進んでいる。

同図において、（１）はＦＭ放送を選局しその受信周波
数信号と局部発振回路（２）の発振周波数信号とを混合
回路（３）で混合することにより中間周波数に周波数変
換するＦＭフロントエンド回路、（４）は中間周波数信
号（ＩＦ倍信号増幅・振幅制限し且つこれを検波しオー
ディオ信号（ＡＦ倍信号を得るＦＭ−ＩＦ増幅回路、（
５）は例えば特公昭６２−２１４６１号に記載されてい
るが如き機能を有するノイズキャンセル回路、（６）は
ステレオ放送の場合にＬチャンネル、Ｒチャンネル信号
に復調するマルチプレクス回路、（７）はＡＭ放送を選
局しオーディオ信号を出力するＡＭチューナ回路である
。（８）はアンテナ、（９）はＲＦ増幅回路、（１０）
は出力端子である。

一般に、特開昭５９−８４５４２号公報（ＨＯＩ　Ｌ　
２１／７６）の如く、上記ＦＭ／ＡＭチューナ回路の様
に複数個の回路ブロックを同一の半導体基板上に形成す
る半導体集積回路技術は、第６図の構成となっている。

第６図は、半導体チップ（１０１）の概略平面図であり
、ａ乃至ｆは回路ブロックを示す。これらの回路ブロッ
クは、夫々取り扱う周波数および信号レベルが異り、機
能も夫々異る。

この回路ブロックは、第７図の如くＰ−型の半導体基板
（１０２）上のＮ型の領域（１０３）に形成され、各回
路ブロックは、その周辺に隣接する高濃度のＰ１型の領
域（１０４）によって区画されている。ここでブロック
ｂとブロックＣで示しである。

この区画用のＰ“型の領域（１０４）は、その一端をＰ
−の半導体基板（１０２）に接するとともに、他端は半
導体表面の酸化膜（１０５）を通してグランドライン（
１０６）にオーミック接続される。

グランドライン（１０６）は、各ブロックから集積回路
の中央部にまとめ、左端にあるグランドボンディングバ
ッドＧＮＤに延在されている。

次に各ブロック回路の電源ライン（ＶＣＣ）は、第６図
に示すように、集積回路の外周部にまとめ、夫々個別に
電源ポンディングパッドに接続される。

一方、回路ブロックａ乃至ｆは、機能が異るため、ブロ
ック内に存在する素子数が異り、ブロック・サイズが夫
々異ってしまう。

（ハ）発明が解決しようとする課題 前述の如く、回路ブロックａ乃至ｆのサイズが異なるの
で、この回路ブロック全てを効率良く、半導体チップ（
１０１）内に収めるためには、各回路ブロックの大きさ
が相互的に働いてしまい、同一チップ内への集積を難し
くしている問題があった。その為、第５図のＦＭ／ＡＭ
チューナ回路等は設計期間が極めて長くなる欠点があっ
た。

また回路ブロックａを削除し、例えば特性を改良した別
の回路ブロックａ′を入れたり、第５図の回路ブロック
構成に、更に別の機能を有する回路ブロックｇを追加し
ようとした場合、各プロ・ンクの大きさが異なるので全
てのパターンを作り直す必要があった。

従って近年、製品の寿命が非常に短かくなって来ている
中で、ユーザの希望する独自回路を、あるチップ内に組
み込もうとすると、ユーザは短納期を希望するにもかか
わらず、回路パターンを作り直すために非常に長い納期
を必要としなければならない欠点を有していた。

（ニ）課題を解決するための手段 本発明は、斯る課題に鑑みてなされ、区画ライン（１７
）で半導体チップ（１１）上面を実質的に同一のサイズ
の多数のマットに分割し、複数の機能の異なる電子回路
ブロックを１つ以上の整数個のマ・ント内に収納するこ
とにより、従来の課題を解決すると共に、ＡＭチューナ
回路（７）の局部発振回路（２４）をダミーアイランド
（３３）で囲むことによりノくターン設計が容易な半導
体集積回路を提供するものである。

（ホ）作用 本発明に依れば、区画ライン（■）で半導体チ・ンプ（
１１）上面を実質的に同一サイズの多数のマ・ントに分
割し、複数の機能の異なる電子回路プロ・ンクを整数個
のマット内に収容することにより、電子回路ブロック毎
の設計を行え且つ電子回路プロ・ンクを一定の素子数で
分割しマ・／ト毎の設計が行える様になる。従って電子
回路プロ・ンク毎に分割して並行設計が可能であり、設
計期間の大幅短縮を図れる。また回路変更も電子回路プ
ロ・ンク毎に且つマット毎に行えるので、ＩＣ全体の設
計変更は不要となる。

そして、ＡＭチューナ回路（７〉の局部発振回路（２４
）をダミーアイランド（３３）で囲んで干渉を防止する
ことにより、局部発振回路（３３）をマット（１８）の
任意の位置にレイアウトできるので、マット（１８）に
よる設計の容易さを損わない。

（へ〉実施例 以下、本発明を図面を参照しながら詳細に説明する。

先にパターン設計を容易ならしめるマットについて第２
図を用いて説明する。同図において、半導体チップ（１
１）の中央にこれを略−直線で横切る分割領域（１２）
を形成し、半導体チップ（１１）の素子形成領域を実質
的に上下同一サイズの２つの領域に区画する。分割領域
（１２〉は後述するようにグランドライン（１３）や電
源ライン（１４）を延在させる為の必要不可避領域であ
り且つ回路素子を形成しない領域であって、分割領域（
１２）を形成することにより、区画した前記２つの領域
を夫々第１と第２の領域（１５）（１６）とする。そし
て、分割領域（１２）とは直交する方向にグランドライ
ン（１３）と電源ライン（１４〉とを−組として隣接さ
せて延在させた区画ライン（１７）を設け、該区画ライ
ン（■）を複数本並設することにより半導体チップ（１
１）の表面を実質的に同一サイズの多数個のマット（１
８〉に分割する。マット（１８）の大きさは任意の一定
数の素子がレイアウトできる占有面積に設定し、その横
幅は経験的にＮＰＮ　ｌ−ランジメタ５〜６個を１列に
並べられるような横幅に設定する。

マット（１８）の両側は区画ライン（１７）を構成する
グランドライン（１３）と電源ライン（１４）とをペア
で延在させるので、それらを規則的に配列、例えば櫛歯
状に相対向する様に延在させることにより、マット（１
８）の１辺にはグランドライン（１３）が、他辺には電
源ライン（１４）が夫々接するように延在させ、マット
（１８）に形成した回路素子に動作電源を供給する。

区画ライン（１７）を延在したグランドライン（１３）
と電源ライン（１４）は、各回路ブロック毎やそれらが
共通インピーダンスを持つことを許可するか否かにより
まとめられ、分割領域（１２〉上を延在させて各々が対
応するグランド電極パッド（１９）や電源電極パッド（
２０）に個別に接続される。結果、分割領域（１２）上
はグランドライン（１３）と電源ライン（１４）が複数
本延在し、且つ１本１本は配線インピーダンスを低減す
る為比較的幅広に形成されるので、分割領域（１２）も
当然比較的大占有面積を必要とする。

区画ライン（１７）を延在させるグランドライン（１３
）と電源ライン（１４）、分割領域（１２）上を延在さ
せるグランドライン（１３）と電源ライン（１４〉、及
び各マット（１８）内における回路素子間の接続配線は
、櫛歯状レイアウトを利用することで基本的に第１層目
配線層によって行う。第２層目以降は区画ライン（１７
）や分割領域（１２）を横断してマット（１８）間の信
号伝達用配線やシールド電極（２１）を形成するのに主
として用いる。

尚、分割領域（１２）は時として各区画ライン（１７）
と平行にも延在させる。これは、パッケージのビン配列
の要求に対する電源電極パッド（２０）とグランド電極
パッド（１９）の位置的制約や、マット（１８）または
回路機能ブロックにおいて特に離間したい関係がある場
合に各マット（１８）の間に設ける。第２図においては
、マットＤとＥの間が前者の理由、マットＭとＮの間が
後者の理由である。そして、前記平行に延在させた分割
領域（１２ａ）の終端付近に設けた電源電極パッド（２
０）とグランド電極パッド（１９）から夫々電源ライン
（１４）とグランドライン（１３）を引き廻し、続いて
前記半導体チップ（１１）の中央を横切る分割領域（１
２）の上を引き廻して各マット（１８）内の回路素子に
接続する。

この様に素子形成領域を多数個のマット（１８）に分割
した半導体チップ（１１）に機能別回路ブロックを納め
る場合、各回路ブロックは以下の通りに収納する。

先ずマット（１ｇ）が任意の一定の素子数を収納できる
サイズに設計されているので、前記回路ブロックを前記
一定の素子数に区分する。例えばマット（１８）の大き
さが１００素子収納用で、前記回路ブロックが２７０素
子程度ならば、３個のマット（１８）を用意して各々１
００素子を目安に区分する。むろん、占有面積の大きな
コンデンサ等は考慮に入れる。そして、上記区分に従っ
て各マット（１８）毎に回路素子を収納し、マット（１
８）に収納したＮＰＮ−ＰＮＰ）ランジスタ、ダイオー
ド、抵抗、コンデンサ等の回路素子間の接続配線を第１
層目配線層で終了しておく。これを繰り返して全てのマ
ット（１８）のパターン設計を終えた後、前記３個のマ
ット（１８）を隣接して配置し、第２層目以降の配線に
よって各マット（１８）間の電気的接続を行うことによ
り、機能別回路ブロックを構成する。そして、全ての回
路ブロックをマット（１８）に収納した後、全てのマッ
ト（１８）を組み合せ、第２層目以降の配線層により各
回路ブロック間の電気的接続を行うことにより全体のＩ
Ｃを設計する。

斯る構成によれば、機能の異る複数の回路ブロックを夫
々整数個のマット（１８）に収納することにより、各回
路ブロック毎の設計を行え且つ回路ブロックを一定の素
子数に分割してマット（１８）毎の設計が行えるように
なる。その為、回路ブロックまたはマット（１８）毎の
並行設計が可能となり、設計期間の大幅な短縮が図れる
。また、回路変更も回路ブロック毎に且つマット（１８
）毎に行えるので、ＩＣ全体の設計変更は不要であり、
変更部分以外は前機種の信頼性を保ったまま流用するこ
とができる。

次にＡＭチューナ回路（７）を説明する。第３図におい
て、（２２）はアンテナ同調したＲＦ倍信号高周波増幅
するＲＦ増幅回路、（２３）は前記ＲＦ倍信号局部発振
回路（２４）が発振する周期数信号とを混合することに
よりＩＦ中間周波数（４５０Ｋ）ｌｚ）に周波数変換す
る混合回路、（２５）は前記ＩＦ倍信号増幅するＩＦ増
幅回路、（２６）は電波の強弱に応じて利得を調整する
自動利得制御回路、（２７）は前記ＩＦ倍信号検波して
オーディオ信号に復調する検波回路である。これら主体
となる回路の他にも、電子式同調回路を構成する為のス
テーションディテクター（ＳＤ）回路やＳメータ回路、
雑音を防止する笛音防止回路（ＴｗｅｅｔＲＥＧ）等の
付随回路が組み込まれる。ＲＦ増幅回路＜２２〉は省略
され得る。

上記ＡＭチューナ回路（７）は全部で約３５０個の回路
素子を有するので、４個のマット（１８〉、即ちマット
Ａ〜マットＤを用意し、前記手順に準じて全ての回路素
子をマット（１８）に収納する。尚、マットＥ〜工にＦ
Ｍ−ＩＦ増幅回路（４）がマットに−ＭにＦＭフロント
エンド回路（１）が、マットＮ−Ｐにノイズキャンセル
回路（５）が、マットＱ〜Ｔにマルチプレクス回路（６
〉が、マットＩにその他（オプション）の回路が夫々収
納される。

第１図はマットＡ〜マットＤにＡＭチューナ回路（７）
を収納したパターンを示す。同図において、マットＡに
ＩＦ増幅回路（２５）と混合回路（２３）が、マツｌ−
Ｂに局部発振回路（２４）と前記笛音防止回路（２８）
が、マットＣにＲＦ−ＡＧＣ回路（２９）とＳメータ回
路（３０）及びＳＤ回路（３１）が、マットＤにＲＦ−
ＡＧＣ回路（２９）とＩＦ−ＡＧＣ回路（３２）及び検
波回路（２７〉が夫々収納されており、区画ライン（１
７）上の電源ライン（１４）とグランドライン（１３）
は、各回路の相互関係に鑑み共通インピーダンスを許容
するか否によって分割・統合され夫々個別に延在して電
源電極パッド（２０）とグランド電極パッド（１９）に
接続されている。特に局部発振回路（２４）と混合回路
（２３）は、夫々専用のグランドライン（１３ａ）を設
けてグランド電極パッドク１９〉に接続する。

そして、最も高周波信号を扱うと共に入力段を構成し、
入力信号（ＲＦ倍信号のレベルに応じて飽和動作になり
易い混合回路（２３）と、発振動作という不安定な動作
を正確に行う必要がある局部発振回路（２４）を夫々ダ
ミーアイシンド（３３）で完全に囲むことにより、夫々
リーク電流の流出入による回路干渉を防止する。

第４図は混合回路（２３）部分の断面構造を示し、（４
１）はＰ型半導体基板、（４２）はＮ型エピタキシャル
層、（４３）はＮ＋型埋込層、（４４）はエピタキシャ
ル層（４２）表面から基板（４１）にまで達するＰ＋型
分離領域、（４５〉は分離領域（４４）によって囲まれ
たエピタキシャル層（４２）で形成する素子形成用のア
イランド、（３３）は回路素子を形成しないダミーアイ
ランド、（４６）（４７）はＰ及びＮ型の不純物拡散領
域、（４７）はエピタキシへ・ル層（４２）を覆う酸化
膜、（４８）は第１層目配線層による素子間接続配線、
（１３）（１４）は同じく第１層目配線によるグランド
ラインと電源ライン、（４９）は層間絶縁膜、（５０）
は区画ライン（１７）を横断する第２層目配線層による
接続配線である。ダミーアイランド（３３）は区画ライ
ン（１７）の占有面積を利用して形成し、何の電位も印
加しないフローティングとするか又はＮ１型拡散領域（
４７ａ）を介し区画ライン（１７）を形成する電源ライ
ン（１４）により電源電位■。０が与えられる。また、
区画ライン（１７）を形成するグランドライン（１３ｂ
）をその下の分離領域（４４）表面にオーミックコンタ
クトさせることにより、リーク電流を吸出す吸出し電極
とする。

斯る構成によれば、ダミーアイランド（３３）のＮ型高
低高層による抵抗成分が介在するので、ダミーアイラン
ド（３３）両側の領域の結合を粗にできる。また、ダミ
ーアイランド（３３）と分離領域＜４４）とのＰＮ接合
による電位障壁が前記抵抗成分を増大せしめる。その為
、ダミーアイランド（３３）はノーク電流の通過を阻止
し、混合回路（２３）と他回路とのリーク電流による相
互干渉を抑制する。また、ダミーアイランド（３３）側
部に吸出し電極を設けることも有効である。従って、混
合回路（２３）と局部発振回路（２４）は基本的にマッ
ト（１８）の任意の位置に配置することができる。

混合回路（２３）は入力段を構成するので、半導体チッ
プ（１１）の外周部に位置した方が入力電極パッドから
の配線を短くでき、干渉を防止できる。

ところで、検波回路（２７）は高利得で増幅した後の大
振幅レベルの信号を扱うので、リーク電流を流出して混
合回路（２３）や局部発振回路（２４）との相互干渉を
生じて発振等の誤動作を生じ易い。そこで、混合回路（
２３）又は局部発振回路（２４）と検波回路（２７）を
ＡＭチューナ（７）収納領域の対角線上の隅部へ夫々配
置することにより、両者を最大限に離間して相互干渉を
最小に抑えることができる。

また、検波回路（２７）が出力段になることから、前記
ＡＭチューナ回路（７）収納領域の隅部へ配置すること
は信号線の流れに応じて各回路を配置できるので、マッ
ト（１８）間の接続配線が容易となる利点もある。

さらに、隅部へ配置した検波回路（２７）横の区画ライ
ン（１７）を構成するグランドライン（１３ａ）を吸出
し電極とすれば、検波回路（２７〉からのリーク電流を
直ちに吸出すことができるので、−層の干渉防止になる
。

（ト）発明の詳細 な説明した如く、本発明はマット（１８）を基本とし該
マット（１８）整数個の領域に各回路ブロックを収納す
るので、各マット（１８〉毎にパターン設計が行え、設
計の終了したマット（１８）を組み合わせることでＩＣ
全体のレイアウトが任意に実現できる利点を有する。ま
た、マツｌ−（１８）毎の並行設計ができる利点もある
。その為、ＩＣ全体の設計期間を短縮できると共に、回
路機能の異る機種を設計する際は変更部分のマット（１
８）だけを設計すれば良く、残りのマット（１８）は前
機種の信頼性を保ったまま流用できるので、機種展開に
要する設置６− 計則間も大幅に短縮できる利点を有する。

そして、ＡＭチューナ回路（７）の混合回路（２３）と
局部発振回路（２４）をダミーアイランド（３３）で囲
むことにより信号干渉を防止できるので、基本的にマッ
ト（１８）の任意の位置に納めることができ、その為Ａ
Ｍチューナ回路（７）をマット（１８）に集積化する際
何ら設計自由度を損うことが無い利点を有する。

また、２つの回路を対角線上の隅部へ離間することによ
り、吸出し電極でリーク電流を吸出すことにより、−層
回路動作の安定化が図れる利点をも有する。さらに、ダ
ミーアイランド（３３）は区画ライン（１７）の占有面
積を利用するので、占有面積を効率利用できる利点をも
有する。

【図面の簡単な説明】

第１図は本発明によるＡＭチューナ回路のパターンを示
す平面図、第２図は本発明を説明する為の平面図、第３
図はＡＭチューナ回路を示す回路図、第４図は本発明を
説明する為の断面図、第５図はＦＭ／ＡＭチューナ回路
を説明する為の回路間、第６図及び第７図は夫々従来例
を説明する為の平面図及び回路図である。 （１３〉はグランドライン、（１４）は電源ライン、（
■）は区画ライン、（１ｇ）はマット、　（２３）は混
合回路、　（２４）は局部発振回路、　（２７）は検波
回路、（３３）はダミーアイランドである。

Claims (3)

【特許請求の範囲】
1. （１）半導体チップの表面に電源ラインとグランドライ
   ンをペアで延在させた区画ラインを複数本並設して前記
   半導体チップを実質的に同一サイズの複数個の領域に分
   割することにより夫々の領域をマットとし、 受信周波数信号と局部発振回路が出力する局部発振周波
   数信号とを混合回路で混合することにより中間周波数に
   周波数変換し、前記中間周波数を検波回路で復調するこ
   とによりオーディオ信号を出力するＡＭチューナ回路を
   整数個のマットに収納し、 前記局部発振回路と混合回路を夫々半導体基板と接続す
   る同一導電型の高濃度分離領域で囲まれたダミーアイラ
   ンドにより囲んだことを特徴とする半導体集積回路。
2. （２）前記局部発振回路又は混合回路を前記整数個のマ
   ット領域の隅部へ配置し且つ対角線上のもう一方の隅部
   に前記検波回路を配置したことを特徴とする請求項第１
   項に記載の半導体集積回路。
3. （３）前記検波回路の側部に半導体基板と接続する同一
   導電型の高濃度分離領域とオーミックコンタクトする吸
   出し電極を設けたことを特徴とする請求項第１項に記載
   の半導体集積回路。