JPH0223633A - リニア半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はＦＭ／ＡＭチューナ等、信号周波数や信号レベ
ルが異る回路ブロックを同一半導体基板上に形成した半
導体集積回路に関する。

（ロ）従来の技術 ＴＶチューナ、ＦＡ／ＡＭチューナ等の電子機器は、Ｒ
Ｆ　（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）信号からオー
ディオ信号を取出す為、機能こ゛とに分割した各回路ブ
ロックの取扱う信号の周波数が異る場合が多い。

例えば日本国内向けのＦＭチューナだけでも、ＲＦ倍信
号７６〜９０ＭＨｚ、中間周波数信号は１０゜７　Ｍ）
ｌｚ、そして２０〜２００００Ｈｚのオーディオ信号と
、各回路ブロックは２０Ｈｚ〜９０ＭＨｚまでのいずれ
かの信号を取扱うことになる。

上記ＦＭ／ＡＭチューナの一例を第５図に示す。同図に
おいて、（１）はＦＭ放送を選局し中間周波数に周波数
変換するＦＭフロントエンド回路、（２）は中間周波数
信号（ＩＦ倍信号を検波しオーディオ信号（ＡＦ倍信号
を得るＦＭ・ＩＦ増幅回路、（３）は例えば特公昭６２
−２１４６１号に記載されているが如き機能を有するノ
イズキャンセル回路、（４）はステレオ放送の場合にＬ
チャンネル、Ｒチャンネル信号に復調するマルチプレク
ス回路、（５）はＡＭ放送を選局しオーディオ信号を出
力するＡＭチューナ回路である。例えばＦＭ放送受信の
場合、アンテナ（６）から入力したＲＦ信号とＦＭフロ
ントエンド回路（１）の局部発振回路が出力する発振周
波数信号とをＦＭフロントエンド回路り１）の混合器で
混合することによりＦＭフロントエンド回路＜１）から
ＩＦ倍信号出力し、該ＩＦ倍信号ＦＭ・ＩＦ増幅回路（
２）の検波回路で検波することによりＦＭ−ＩＦ増幅回
路（２）からコンポジット信号を出力し、マルチプレク
ス回路（４）よって出力端子（７）に夫々Ｌチ〜ンネル
、Ｒチャンネルのオーディオ信号を出力する様構成され
ている。尚、斯る構成のＦＭチューナ回路は例えば昭和
６２年１２月１０日発行、１８８三洋半導体データブッ
クポータプルオーディオ用バイポーラ集積回路編」第１
５２頁に記載されている。

ところで、近年の電子機器は増々小型化・高性能化が求
められ、それに伴って第５図の回路はできる限り１チツ
プ化する方向に進んでいると同時に、近年の電子機器は
増々多種・多様化してきており、第５図の回路に対して
特定の回路ブロックを削除・置換・追加といった様々な
要求がある。

その為、夫々の要求に応えようとすると、前記特定の回
路ブロックが必ずしも同−占有面積内に納められるとは
限らないので、各要求ごとに再度設計し直さなくてはな
らず、前記要求に対して即応できない欠点があった。ま
た、上記ＦＭチューナの例ではＦＭフロントエンド回路
（１）が数十ＭＨｚの高周波信号を扱う為、グランド（
ＧＮＤ）配線あるいは電源（Ｖｃｃ）配線を一部共通に
することによる共通インピーダンスによる信号干渉、半
導体の基板を介しての干渉、寄生トランジスタ効果によ
るリーク電流による干渉が生じ易く、１チツプ化が困難
である欠点があった。

従来のこの種の技術としては、例えば特開昭５９−８４
５４２号（ＨＯＩ　Ｌ　２１／７６）に記載されている
技術がある。即ち、干渉の生じ易い各回路ブロック間を
半導体基板と連接する高濃度分離領域で区画し、該分離
領域表面にグランド配線を延在きせると共に、このグラ
ンド配線を分離領域にオーミックコンタクトさせて基板
のリーク電流を吸出す所謂吸出し電極の技術である。し
かしながら、この例においても前述した回路ブロックの
削除・置換・追加の際には始めから設営」シ直さなくて
はならず、要求に対して即応できない、機種展開に長い
設計時間を要する欠点がある。また、吸出し電極を設け
ても、グランド配線のインピーダンスによって電位差が
生じ、各回路ブロック間の干渉を完全に除去することは
不可能であった。

（ハ）発明が解決しようとする課題 この様に、従来のバイポーラ型ＩＣは特定回路ブロック
を削除・置換・追加といった際に、パターン設計が即応
できず開発期間が長くなる欠点があった。また、ＩＣの
多機能化を迫し進めて高周波回路をも１チツプ化した場
合、各回路ブロック間で干渉が生じ易い欠点があった。

（ニ）課題を解決するだめの手段 本発明は斯上した欠点に鑑み成されたもので、半導体チ
ップ（１１）の中央を略一直線で横切る分割領域り１２
）を設けて半導体チップけ１）を第１と第２の領域（１
３）と（１４）に分割し、電源ライン（１５〉とグラン
ドライン（１６）を延在させることで夫々を同一サイズ
のマット＜１８＞に分離し、前記分割領域（１２）上に
電源ライン（１５）とグランドライン（１６〉を複数本
配設すると共に、前記分割領域（１２）に分離領域（２
４）で囲まれたダミーアイランド（２１）を１重又は多
重に形成したことを特徴とする。

（ホ）作用 本発明によれば、各回路ブロックを夫々整数個のマット
（１８）に納めたので、特定回路ブロックを削除・置換
・追加といった際には各マットけ８）を１単位として任
意に移動できる。その為、設計変更は変更したマット（
１８）に納めた回路素子間の接続と、各マット（１８）
間の配線を変えるだけで済むので、設計期間を短縮でき
る。また、電源ライン（１５）又はグランドライン（１
６）を延在させることで比較的大占有１面積を要する分
割領域（１２）にダミーアイランド（２１）を設けるこ
とで、チップサイズを増大させずに高周波回路を共存し
た時のリーク電流による干渉を防止できる。

くべ）実施例 以下、本発明を図面を参照しながら詳細に説明する。

第１図は本発明の半導体集積回路を示す平面図である。

先ず半導体チップ（１１）の中央にこれを略一直線で横
切る分割領域（１２）を形成し、半導体チップ（１１）
の素子形成領域を実質的に上下同一サイズの２つの領域
に区画する。分割領域（１２）は後述する配線を延在さ
せる為の領域であり、且つ回路素子を形成しない領域で
あって、分割領域（１２）を形成することにより区画し
た前記２つの領域を夫々第１と第２の領域（１３）（１
４）とする。そして、分割領域（１２）の延在方向とは
直交する方向に同図において実線で示す電源■。Ｃライ
ツク１５）と同じく一点鎖線で示すグランドライン（１
６）とをペアで延在させた区画ライン（１７）を設け、
該区画ライン（１７）を複数本並設することにより第１
と第２の領域（１３）（１４）を夫々実質的に同一サイ
ズの領域に分割し、各領域をマット〈１８）とする。マ
ット（１８）の大きさは、任意の一定素子数の素子をレ
イアウトできる大きさに設定されている。

マット（１８）の両側は区画ライン（１７）を構成する
Ｖ　ｃｃＣライン１５）とグランドライン（１６）とが
ペアで延在するので、それらを規則的に配列することに
より、マット（１８）の１辺にはＶ。。ライン（１５）
が、相対向する他辺にはグランドライン（１６）が夫々
接するように延在させる。そして、マット（１８）の１
辺と他辺に延在する■。Ｃライン（１５）とグランドラ
イン（１６）とにより、マット（１８）内に納めた回路
素子に動作電源を供給する。

区画ライン（１７）を延在した■。。ライン（１５）と
グランドライン（１６）は、目的別や各回路ブロックこ
゛とにまとめられ、分割領域（１２）上を延在すると共
に、各々が対応するＶ。。電極バッド（１９）又はグラ
ンド電極バッド（２０）に個別に接続される。まとめた
Ｖ。Ｃライン（１５）やグランドライン（１６）は配線
のインピーダンスを低減する為比較的幅広に形成される
ので、これらの配線を複数本並設する分割領域（１２）
は比較的大占有面積を必要とする。

区画ライン（１７）を延在するＶＣＣライン（１５）と
グランドライン（１６）、分割領域（１２）上を延在す
る■ｃｃライン（１５）とグランドライン（１６）、そ
して各マット（１８）内における各回路素子間の接続配
線は基本的に第１層目配線によって行なわれている。

第２層目配線以降は、区画ライン（１７）や分割領域（
１２）を横断して各マット（１８）間の信号伝達用配線
を形成するのに主として用いる。

尚、分割領域＜１２）は時として各区画ライン（１７）
と平行にも延在させる。これは、パッケージのビン配列
への要求に対するＶＣＣ電極パッド（１９）とグランド
電極パッド（２０）の位置的制約や、隣接したマット（
１８）又は回路機能ブロックにおいて特に離間したい関
係がある場合に各マット（１８）の間に設ける。第１図
においては、マットＤとＥの間が前者の理由、マットＭ
とＮの間が後者の理由である。そして、前記平行に延在
させた分割領域（１２ａ）の終端付近に設けたＶ。０電
極パツド（１９〉とグランドバッド（２０〉から夫々Ｖ
　ｃｃＣライン１５）とグランドライン（１６〉を引き
廻し、続いて前記半導体チップ（１１）の中央を横切る
分割領域（１２）の上を引き廻して各マツｌ−（１８）
内の回路素子に接続される。

この様に素子形成領域を多数個のマット（１８）に分割
した半導体チップ（１１）に機能別回路ブロックを納め
る場合、各回路ブロックは以下の通りに収納する。

先ずマット（１８）が任意の一定の素子数を収納できる
サイズに設計されているので、前記回路ブロックを前記
一定の素子数に区分する。例えばマット（１８）の大き
さが１００素子収納用で、前記回路ブロックが２７０素
子程度ならば、３個のマット（１８）を用意して各々１
００素子を目安に区分する。むろん、占有面積の大きな
コンデンサ等は考慮に入れる。そして、上記区分に従っ
て各マット（１８）毎に回路素子を収納し、マット（１
８）に収納したＮＰＮ−ＰＮＰ　トランジスタ、ダイオ
ード、抵抗、コンデンサ等の回路素子間の接続配線及び
素子と■。。及びグランドライン（１５）（１６）との
接続配線を第１層目配線層で終了しておく。これを繰り
返して全てのマット（１８）のパターン設計を終えた後
、前記３個のマット（１８）を隣接して配置し、第２層
目以降の配線によって各マット（１８）間の電気的接続
を行なうことにより、機能別回路ブ０ツクを構成する。

そして全ての回路ブロックをマット（１８）に収納した
後、全てのマット（１８〉を組み合せ、第２層目以降の
配線層により各回路ブロック間の電気的接続を行なうこ
とにより全体のＩＣを設計する。

斯る構成によれば、各回路ブロックを整数個のマットに
収納することにより、各回路ブロック毎の設計を行なえ
且つ回路ブロックを一定の素子数に分割してマット（１
８）毎の設計が行なえるようになる。従って回路ブロッ
ク毎に並行設計が可能であり、設計期間の大幅な短縮が
図れる。また回路変更も回路ブロック毎に且つマット毎
に行なえるので、ＩＣ全体の設計変更は不要である。

そして第２図に示す如く、半導体チップ（１１）をマッ
トＡ−Ｊから成る第１の領域り１３）とマットに〜Ｔか
ら成る第２の領域（１４）に区分する分割領域（１２）
の占有面積を利用し、分割領域（１２）に沿って半導体
チップ（１１）周縁部まで延在するダミーアイランド（
２１）を設ける。このダミーアイランド（２１）はグラ
ンド電位が与えられる半導体の基板と接続した高濃度分
離領域で完全に囲まれたエピタキシャル領域により形成
するので、各々のダミーアイランド（２１）は電気的に
他とは独立する。尚、第１図の様に第１の領域＜１３）
をマットＡ−Ｄとマ・ン）Ｅ−Ｊのグループに区分する
分割領域（１２ａ）や第２の領域（ロ）をマットに−Ｍ
とマ・ン１−Ｎ−Ｔのグループに区分する分割領域（１
２ａ）を形成したものは、夫々の分割領域（１２ａ）に
もダミーアイランド（２１）を延在させる。

分割領域（１２）に形成したダミーアイランド（２１）
の断面構造は第３図の如くになる。（２２）はＰ型半導
体基板、（２３）はＮ型エピタキシャル層であり、前述
した通りダミーアイランド（２１）はＰ＋型分離領域（
２４）により囲まれたＮ型エピタキシャル層（２３）に
よって形成される。ダミーアイランド（２１）の表面は
酸化膜（２５）で覆れ、その上の第１層目配線層には分
割領域（１２）を延在するＶＣＣ又はグランドライン（
１５）（１６）が複数本並行に延在し、さらにその上の
第２層目配線層には層間絶縁膜（２６）を介して各マッ
ト（１８）間を接続する信号伝達用配線（２７）か又は
前記ＶＣＣ又はグランド配線（１５）（１６）の一部が
延在する。

斯る構成によれば、分割領域（１２〉が区分する第１と
第２の領域（１３）（１４＞は互いに分割領域（１２〉
の占有面積の分だけ距離が離れるので、基板（２２〉の
層抵抗（２８）とエピタキシャル層（２３）の層抵抗（
２９）による抵抗成分が増大することにより、第１の領
域（１３）と第２の領域（１４）との結合を粗にできる
。

また、分割領域（１２）の占有面積を利用してダミーア
イランド（２１）を多重構造にすれば、エピタキシャル
層（２３）の層抵抗が形成する抵抗成分（２９）の他に
分離領域（２４）のＰ型領域とダミーアイランド（２１
）のＮ型領域が形成するＰＮ接合による電位障壁が複数
個形成されるので、前記抵抗成分を増大でき、第１と第
２の領域（１３）（１４）の結合を更に粗にできる。さ
らに前記電位障壁はＰＮ接合による接合容量（３０）と
も考えられるので、分割領域（１２）上を延在するＶ。

Ｃライン（１５）を利用し、Ｎ１型コンタクト領域（３
１）を介してダミーアイランド（２１〉に電源電位■。

Ｃを印加することにより、ダミーアイランド（２１）を
交流的に接地できると共に前記接合容量（３０）を増大
せしめ、前記抵抗成分を増大させることができる。第３
図の例ではダミーアイランド（２１）が３重構造を有し
、中央のダミーアイランド（２１）にＶＣＣを、両側の
ダミーアイランド〈２１〉は何の電位も印加しないフロ
ーティングとしである。一般にダミーアイランド（２１
）は多重構造である方が第１と第２の領域（１３）（１
４）の結合を粗にできるので、分離領域（２４）の占有
面積をプロセスの最小線幅として分割領域（１２）の占
有面積内にできる限り多重に形成する。

以上説明した如く分割領域（１２）にダミーアイランド
（２１）を形成することで第１と第２の領域（す）（１
４）の結合を粗にできるので、斯る利点を利用し半導体
チップ（１１）に第５図の如きＦＭ／ＡＭチューナを形
成した一実施例を以下に説明する。

第１図又は第２図において、マットＡ−Ｄの４個のマッ
ト（１８）にＡＭチューナ回路（５）プロ・ンクが、マ
ットＥ−Ｉの５個のマット（１８）にＦＭ・■Ｆ増幅回
路（２）ブロックが、マットＪの１個の１（ｉ− マット（１８）にその他（オプション）の回路ブロック
が、マットに−Ｍの３個のマット（１８）にＦＭフロン
トエンド回路（１）ブロックが、マットＮ−Ｐの３個の
マット（１８）にノイズキャンセル回路〈２）ブロック
が、マットＱ−Ｔの４個のマット（１８）にマルチプレ
クス回路（４〉ブロックが夫々回路ブロック毎に納めら
ている。

マットに−Ｍに納めたＦＭフロントエンド回路（１）は
、アンテナ（６〉と図示せぬ同調回路により同調したＲ
Ｆ倍信号入力され、該ＲＦ倍信号局部発振回路が発生ず
る局部発振周波数信号とを混合回路で混合することによ
り１０．７ＭＨｚの中間周波数信号に周波数変換して出
力する機能を有する。この回路は数マイクロボルト（μ
Ｖ）と極めて小さいレベルの信号から数ボルト（Ｖ）ま
での信号を取扱う為、他回路ブロックからの干渉信号を
極端に嫌う回路である。また、前記局部発振回路はそれ
自身が発振して不要輻射を放出する為、他回路ブロック
とはできるたけ離間したい回路である。

−ｊ５、マツｌ−Ｅ〜■に納めたＦＭ・ＩＦ増幅回路（
２）は、前記中間周波数信号をリミッタ−増幅回路で増
幅及び振幅制限をし、検波回路で検波することによりコ
ンポジット信号に復調するまでの機能を有する。斯る回
路は１０．７ＭＨｚとＦＭフロントエンドＭ路（１）が
扱う周波数と比較的近似した周波数信号を扱い、しかも
増幅して大振幅レベルの信号を扱うので、ＦＭ・ＩＦ増
幅回路（２）からのリーク電流がＦＭフロントエンドＭ
路（１〉まで達すると相互の信号干渉によってＲＦ倍信
号かき消され、特に入力レベルが極めて小さい場合、回
路が不安定となり、著しい場合は発振してしまう。その
為、上記ＦＭフロントエンドＭ路（１）とＦＭ・ＩＦ増
幅回路（２）、特に局部発振回路とリミッタ−増幅回路
の組み合せは相互の分離を強固にしなければならない組
み合せである。

他方、マットＱ−Ｔに納めたマルチプレクス回路（４）
は、前記コンポジット信号中の和信号（Ｌ＋Ｒ）と差信
号（Ｌ−Ｒ）を、同じくコンポジット信号中に含まれる
１９Ｋ）ｌｚステレオパイロット信号に応答して作られ
る３８ＫＨｚスイッチング信号を用いて左右ステレオ信
号（Ｌ及びＲ）に分離するステレオ復調機能を有する。

この回路は、前記３８　ＫＨｚスイッチング信号を発生
させるのにトランジスタのスイッチング動作を利用する
為、その動作に伴ってスイッチングノイズを発生し易い
。例えば前記スイッチング信号を発生させる回路として
位相比較器、ローパスフィルタ、電圧制御発振器及び複
数の分周器から成るＰＬＬ（フェーズ・ロックド・ルー
プ）回路を用いた場合等が相当する。その為、できるこ
とならばＦＭフロントエンドＭ路（１）やＦＭ−ＩＦ増
幅回路（２）とは離しておきたい回路である。

また、マットＮ−Ｐに納めたノイズキャンセル回路（３
）は前記コンポジット信号にパルス雑音が重畳した際こ
れを除去する機能を有する。この回路は特に高周波信号
を扱うものでもスイッチングノイズを発生させるもので
も無い。

さらに、マットＡ−Ｄに納めたＡＭチューナ回路（５）
は、ＡＭ放送を選局しオーディオ（ＡＦ）信号を出力す
る機能を有する。一般にＦＭ放放送受信量１９ −とＡＭ受信時とは外部制御信号によって完全に切換る
ものであり且つ周波数が数百ＫＨｚ前後であるので、Ａ
Ｍチューナ回路（５）とＦＭフロントエンドＭ路（１）
やＦＭ・ＩＦ増幅回路（２）との信号干渉は無いと考え
て良い。

斯る構成によれば、ＦＭフロントエンドＭ路（１）とＦ
Ｍ・ＩＦ増幅回路（２）を夫々第１と第２のｆｌＪ［（
１３）（１４）のマツ）　（１Ｂ＞に形成したので、両
者を分割領域（１２）の分だけ距離的に離せると共に、
ダミーアイランド（２１）によるインピーダンス増大に
よって両者のエピタキシャル層（２３）を介しての結合
をより一層粗にできる。その為、ＦＭフロントエンドＭ
路（１）とＦＭ・ＩＦ増幅回路（２）とを互いの信号干
渉を防止して１チツプ化することが可能となる。また、
スイッチングノイズを発生し易いアルチブレクス回路（
４）は、ＦＭ−ＩＦ増幅回路（２）に対しては分割領域
（１２〉及びダミーアイランド（２１）を挾むので、Ｆ
Ｍフロントエンド回路（１）に対してはノイズキャンセ
ル回路（３）ブロックとダミーアイランド（２１）を間
に挾むので、夫々の回路との結合を祖にして信号干渉を
防止できる。

ところで、前記ＦＭフロントエンドＭ路（１）とＦＭ−
ＩＦ増幅回路（２）との関係の他にも、隣接するマット
（１８）間において、マット（１８〉内に形成した各回
路素子間において等、基板（２２〉を介しての干渉は生
じる。この干渉は主に基板（２２）へのノーク電流によ
って生じ、リーク電ｄＣを流出し易い回路素子としては
、コンデンサ、飽和動作を伴うＮＰＮ−ＰＮＰ　トラン
ジスタ、Ｎ型エピタキシャル層（２３）をベースとする
ラテラルＰＮＰ　トランジスタ及びラテラルＰＮＰ　）
ランジスタをインジェクタとするＩＩＬ等があげられ、
隣接する回路素子ばかりで無く遠方の回路素子へも基板
（２２）の電位を上昇させて回路動作を不安定にする。

斯様なリーク電流に対しては、第３図の如く分離領域（
２４）表面にオーミンクコンタクトする吸出し電極（３
２）によって対処する。即ち第４図に示す如く、前記リ
ーク電流を流出し易い回路素子の即近で干渉を生じるこ
とが予測される回路素子間又は回路素子群間にコンタク
トホール（３３）を介してオーミンクコンタクトさせ、
区画ライン（１７）を形成するグランドライン（１６）
に接続して接地するのである。また、区画ライン（１７
）を形成するグランドライン（１６）自体をも吸出し電
極（３２）として流用することにより、各マット（１８
）間の干渉を防止すると共にチップサイズの増大を防ぐ
。

吸出し電極（３２）が接続されるグランドライン（１６
）は、吸出したリーク電流の大きさや、グランドライン
（１６）が共通インピーダンスを有することを許容する
か否かによって分割又は共用される。その為、分割領域
（１２）上にゲランドラインク１６）が複数本延在する
ことになる。例えば第４図においては、マットＥにＦＭ
・ＩＦ増幅回路（２）を構成するコンデンサ素子が集中
的に配置され、基板（２２）へのリークが極めて大であ
ることが予測されるので、区画ライン（１７）を形成す
るグランドライン（１６）自身を吸出し電極（３２）に
すると共に、マットＥ全体を吸出し電極（３２〉が囲む
様にグランドライン（１６）を延在させ、さらにチップ
（１１）の外周部を延在させてグランド電極パッド（２
０）に接続する。

マットＥの領域内にある吸出し電極（３２）は上記コン
デンサ素子を互いに干渉から肪ぐ為である。

マットＧの領域内にある吸出し電極（３２）は前記リー
ク電流を流出し易い回路素子の即近に設けたものであり
、この吸出し電極（３２）はリーク電流の絶対値が小さ
いのでマットＧに回路動作用接地電位を与えるグランド
ラインけ６）と共通にしている。そして、マットＦとマ
ットＧに夫々形成した回路素子が機能的にみて共通イン
ピーダンスを許容するのと、前記リーク電流の絶対値が
さほど大きくないので、これらのグランドライン（１６
）は分割領域（１２）上で１本にまとめグランド電極パ
ッド（２０〉に接続する。

（ト）発明の詳細 な説明した如く、本発明はマットけ８）を基本とし該マ
ット（１８）整数個の領域に各回路ブロックを収納する
ので、各マット（１８〉毎にパターン設計が行なえ、設
計の終了したマットク１８〉を組み合せることでＩＣ全
体のレイアウトが任意に実現できる利点を有する。また
、マット（１８）毎の並行設計ができる利点もある。そ
の為、ＩＣ全体の設計期間を短縮できると共に、回路機
能の異る機種を設計する際は変更部分のマット（１８）
だけを設計すれば良く、残りのマット（１８）は前機種
の信頼性を保ったまま流用できるので、機種展開に要す
る設計期間も大幅に短縮できる利点を有する。

そして、上記マット（１８）を形成する為及びマット（
１Ｂ）に収納する回路素子に動作電源を与える為のＶ。

０ライン（１５）及びグランドライン（１６）を延在さ
せる分割領域（１２）の占有面積を利用し、この部分に
ダミーアイランド（２１）を設けたので、占有面積の有
効利用が図れると共に、分割領域（１２）の分だけ離間
した以上に第１と第２の領域（１３）（１４）の基板（
２２）を介しての結合を粗にできる。その為、周波数と
信号レベルが互いに異り信号干渉を生じ易い回路ブロッ
クを同一チップ（１１）上に形成する際、これらの回路
ブロックを第１と第２の領域（１３）（１４）に分離す
るように各マット（１８）を組み合せれば、互いの信号
干渉を防止した高性能のＩＣを実現できる利点を有する
。また、上記利点を利用してＦＭフロントエンド回路（
１）とＦＭ−ＩＦ増幅回路（２）とを１チツプ化するこ
とにより、より安価で高性能のＦＭチューナを提供でき
る利点をも有する。

そして更に、マット（１８）内のリーク電流を生じ易い
回路素子の近傍に吸出し電極＜３２）を設けたので、基
板（２２）へのリーク電流を直ちに吸出すことができ隣
接する回路素子間の干渉を防止できる。

また、隣接するマット（１８）の間に吸出し電極（３２
）を延在させることにより、前記マット（１８）内の吸
出し電極（３２）で除去しきれなかったリーク電流やそ
の他の回路素子からのリーク電流を吸出し、隣接するマ
ット（１８）間における干渉を防止できる。さらに、区
画ライン（１７）を形成する為のグランドライン（１６
）を吸出し電極（３２）として利用することにより、占
有面積の効率利用ができる利点をも有する。

【図面の簡単な説明】

第１図と第２図は本発明を説明する為の平面図、第３図
及び第４図は夫々本発明を説明する為の要部断面図及び
要部平面図、第５図はＦＭ／ＡＭチューナ回路を説明す
る為の回路図である。 （１２）は分割領域、　（１３）（１４）は第１と第２
の領域、　（１５）（１６）はＶＣＣ及びグランドライ
ン、　（１８）はマット、　　（２１）はダミーアイラ
ンド、　　（２４）はＰ＋型分離領域、　（３２）は吸
出し電極である。

Claims (1)

1. 【特許請求の範囲】 （１）半導体チップの中央を略一直線で延在する分割領
   域により前記半導体チップを第１と第２の領域に分割し
   、前記分割領域とは直交する方向に電源ラインとグラン
   ドラインをペアで延在させた区画ラインを複数本並設す
   ることにより前記第１と第２の領域を実質的に同一サイ
   ズの複数個の領域に分割して夫々の領域をマットとし、
   各機能別回路ブロックを夫々整数個のマットに収納し、
   前記分割領域上に個別に電極パッドへ接続される電源又
   はグランドラインを延在させると共に、前記分割領域に
   半導体の基板と接続する同一導電型の分離領域によって
   囲まれたダミーアイランドを１重又は多重に設けたこと
   を特徴とする半導体集積回路。 （２〉半導体チップの中央を略一直線で延在する分割領
   域により前記半導体チップを第１と第２の領域に分割し
   、前記分割領域とは直交する方向に電源ラインとグラン
   ドラインをペアで延在させた区画ラインを複数本並設す
   ることにより前記第１と第２の領域を実質的に同一サイ
   ズの複数個の領域に分割して夫々の領域をマットとし、
   高周波回路ブロックを前記第１又は第２の領域のどちら
   か一方のマットを整数個用いて収納し、前記高周波回路
   ブロックに対して機能と周波数の異る回路ブロックを他
   方のマットを整数個用いて収納し、前記分割領域上に個
   別に電極パッドと接続される電源又はグランドラインを
   複数本延在させると共に、前記分割領域に半導体の基板
   と接続する同一導電型の分離領域によって囲まれたダミ
   ーアイランドを１重又は多重に設けたことを特徴とする
   半導体集積回路。 （３）前記高周波回路ブロックは少なくとも局部発振回
   路を含むフロントエンド回路であり且つ前記機能と周波
   数の異る回路ブロックは少なくとも振幅制限回路を含む
   中間周波数増幅回路であることを特徴とする請求項第２
   項に記載の半導体集積回路。 （４）半導体チップの中央を略一直線で延在する分割領
   域により前記半導体チップを第１と第２の領域に分割し
   、前記分割領域とは直交する方向に電源ラインとグラン
   ドラインをペアで延在させた区画ラインを複数本並設す
   ることにより前記第１と第２の領域を実質的に同一サイ
   ズの複数個の領域に分割して夫々の領域をマットとし、
   機能と周波数の異る回路ブロックを夫々整数個のマット
   に収納し、各マット内の所望個所に半導体の基板と接続
   する同一導電型の分離領域表面とオーミックコンタクト
   する吸出し電極を設け、前記分割領域上に前記吸出し電
   極と接続するグランドラインを目的別に複数本設け、個
   別に１個又は複数個のグランド電極パッドに接続すると
   共に、前記分割領域に前記分離領域で囲まれたダミーア
   イランドを１重又は多重に形成したことを特徴とする半
   導体集積回路。 （５）前記第１又は第２の領域のどちらか一方に高周波
   回路ブロックを、他方に前記高周波回路ブロックに対し
   て機能と周波数の異る回路ブロックを収納したことを特
   徴とする請求項第４項に記載の半導体集積回路。 （６）前記高周波回路ブロックは少なくとも局部発振回
   路を含むフロントエンド回路であり、前記機能と周波数
   の異る回路ブロックは少なくとも振幅制限回路を含む中
   間周波数増幅回路であることを特徴とする請求項第５項
   に記載の半導体集積回路。 （７）前記マットを区画するグランドラインと前記吸出
   し電極とが共通の電極で構成されていることを特徴とす
   る請求項第４又は第５項に記載の半導体集積回路。