JPH0251250A - リニア半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体集積回路に関し、特にカスタムＩＣの
要求に答えられる様に、機種展開の容易なバクーン・レ
イアウトを有する半導体集積回路に関ｑ−るものであり
、更には干渉を防止した半導体集積回路に関するもので
ある。

（ロ）従来の技術 一般に、特開昭５９−８４５４２号公報（ＨＯＩＬ　　
２１／７６）の如く、複数個の回路ブロックを同一の′
−１″：、導体基板上に形成する半導体集積回路技術は
、第１１図の構成となっている。

第１１図は、半導体チップ（１）の概略平面図であり、
ａ乃至ｒは回路ブロックを示す。これらの回路ブロック
は、夫々取り扱う周波数および信号レベルが異なり、機
能も夫々式なる。

この回路ブロックは、第１２図の如くＰ−型の半導体基
板（２）上のＮ型の領域（３）に形成され、各回路ブロ
ックは、その周辺に隣接する高濃度のＰ＋型の領域（４
）によって区画されている。ここではブロックｂとブロ
ックＣで示して。ある。

この区画用のＰ″″型の領域（４）は、その一端をＰ−
型の半導体基板（２）に接するとともに、他端は半導体
表面の酸化膜（５）を通してグランドライン（６）にオ
ーミンク接続される。

グランドライン（６）は、各ブロックから集積回路の中
央部にまとめ、左端にあるグランドボンディングバッド
ＧＮＤに延在されている。

次に各ブロック回路の電源ライン（Ｖｃｃ）は、第１１
図に示すように、集積回路の外周部にまとめ、夫々個別
にｔ源ポンディングパッドに接続される。

一方、回路ブロックａ乃至ｆは、機能が異なるため、ブ
ロック内に存在する素子数が異なり、ブロック・サイズ
が夫々式なってしまう構成となっている。

（ハ）発明が解決しようとする課題 前述の如く、回路ブロックａ乃至ｒのサイズが異なるの
で、この回路ブロック全てを効率良く、半導体チップ（
１）内に収めるためには、各回路ブロックの大きさが相
互的に働いてしまい、同一チップ内への集積を難しくし
ている問題があった。

また回路ブロックａを削除し、例えば特性を改良した別
の回路ブロックａ“を入れたり、第１１図の回路ブロッ
ク構成に、更に別の機能を有する回路ブロックｇを追加
しようとした場合、各ブロックの大きさが異なるので全
てのパターンを作り直す必要があった。

従って近年、製品の寿命が非常に短かくなって来ている
中で、ユーザの希望する独自回路を、あるチップ内に組
み込もうとすると、ユーザは短納期を希望するにもかか
わらず、回路パターンを作り直すために非常に長い納期
を必要としなければならない問題を有していた。

また回路ブロック間の信号配線やフィードバックライン
等の配線は、高周波の回路ブロックからの不要輻射によ
って干渉を生じる問題を有していた。

（ニ）課題を解決するための手段 本発明は、斯る課題に鑑みてなされ、半導体チップの中
央に、この半導体チップを第１および第２の領域に分割
し、この第１および第２の領域を区画ラインで実質的に
同一のサイズの多数のマットに分割し、複数の機能の異
なる電子ブロック回路を整数個のマットに集積し、また
分割領域に形成した第２のグランドラインおよび第２の
電源ライン以外に、配線の領域を設け、この配線を電子
回路ブロック間の信号線やフィードバックラインとし、
この配線上にシールドメタルを設けることで解決するも
のである。

また前記第１および第２の領域に夫々第２および第３の
分割領域を設け、前記分割領域と同様にシールドされた
配線を設けることで解決するものである。

（＊）作用 本発明に依れば、区画ラインで半導体チップ上面を実質
的に同一サイズの多数のマットに分割し、複数の機能の
異なる電子回路ブロックを整数個のマット内に収容する
ことにより、電子回路ブロック毎の設計を行え且つ電子
回路ブロックを一定の素子数で分割しマット毎の設計が
行える様になる。従って電子回路ブロック毎に分割して
並行設計が可能であり、設計期間の大幅短縮を図れる。

また回路変更も電子回路ブロック毎に且つマット毎に行
えるので、ＩＣ全体の設計変更は不要となる。

一方、分割領域は半導体チップを第１および第２の領域
に分割し、半導体チップの左側より右側へ延在されてお
り、この領域を有効に使うことで配線を他の電極と交差
することなく設けられる。

つまり第１図ではマットＥからマットＪの間、またはマ
ットＫからマットＭの間の分割領域は、縦方向に第１お
よび第２の延長電極が設けられていないので、前記配線
をこの領域内で任意に設けられる。また第２および第３
の分割領域も同様に縦方向に設けられる。

更にほこの配線にシールド電極を設けることで、この配
線に隣接する領域からの不要輻射を受けず、干渉を防止
できる。

（へ）実施例 先ず第１図を参照して本発明の実施例を詳述する。ここ
では説明の都合上、本発明の特徴の１つであるマット分
割の構成を述べてゆく。

半導体チップ（１０）上面を二点鎖線で示す分割領域（
１１）を用いて、実質的に同一形状で、第１および第２
の領域（１２）　、　（１３）に２等分し、夫々の領域
（１２）　、　（１３）は、Ａ−Ｊ、に−Ｔのマットに
分割されている。Ａ−Ｊ、に−Ｔの各マット間には電源
ラインとグランドラインを隣接して並列に延在させた区
画ライン（１４）で区分されている。

区画ライン（１４）を形成する電源ラインおよびグラン
ドラインの配列は、各マットＡ−Ｊ、に−Ｔの左側に電
源ラインを設け、右側にグランドラインが設けられる。

従って両端の区画ライン（ロ）のみが電源ラインまたは
グランドラインの一方で形成され、中間の区画ラインは
両方で構成されている。各マットＡ−Ｊ、に−Ｔに隣接
する電源ラインおよびグランドラインは、夫々のマット
に集積きれ、回路ブロックへの電源供給を行っている。

第１の領域（１２）は、第３の領域（１５）であるマッ
トＡ〜マットＤ１第４の領域（１６）であるマットＥ〜
マツｌ−Ｊに、第２の分割領域（１７）によって分割し
ている。また第２の領域（１３）は、第５の領域（１８
）であるマットに〜マットＭ１第６の領域（１９）であ
るマットＮ−マットＴに、第３の分割領域（２ｏ）によ
って分割している。

マットＡ〜マットＤの第１の電源ライン（２１）は、マ
ットの上端に形成された第３の１！源ライン（２２）に
接続され、ｔ＊バッドｖ　ｃｃｔに延在されている。ま
たマットＥ〜マットＪの第１の電源ライン（２３）は、
マットの上端に形成された第３の電源ライン（２４）に
接続され、点でハツチングした第２層目の電極（２５）
によってクロスオーバーし、第３の領域（１５）の第３
の電源ライン（２２）と接続きれている。

一方、マットＡ〜マットＤの第１のグランドライン（２
６）は、マットの下端に形成された第２のグランドライ
ン（２７）に接続され、第２の延長電極（２８）を介し
てグランドバッドＧＮＤＩに延在されている。またマッ
トＥ〜マットＪの第１のグランドライン（２９）は、マ
ットの下端に形成きれた第２のグランドライン（３０）
に接続され、点でハツチングした第２層目の電極〈３１
）によってクロスオーバーし、第３の領域（１５）の第
２のグランドライン（２７）と接続されている。

またマットに〜マット間は、後で明らかとなるが、Ｖｃ
ｃ＋　、　Ｖｃｃ＊　、　Ｇ　ＮＤ　１　、　Ｇ　ＮＤ
　２とは別の電源およびグランドバッドを用いている。

またマットＮ−マットＴの第１の電源ライン（３２）は
、マットの上端に形成きれた第２の電源ライン（３３）
に接続され、第１の延長電極〈３４）によって電源バッ
ドＶＣＣ□に延在されている。前記マットＮ−Ｔの第１
のグランドライン（３５）は、マットの下端に形成され
た第３のグランドライン（３６）に接続され、グランド
パッドＧＮＤ２に延在されている。またマットＥの左側
辺より右回りに半導体チップ周辺にグランドライン（３
７）が延在され、グランドバッドＧＮＤ２に接続してい
る。

上述した区画ライン（１４）で区分される各マットＡ−
Ｊ、に−Ｔは、実質的に同一の大きさの形状に形成され
、具体的には幅をＮＰＮ　トランジスタ６個が並べられ
るように設定され、長さは、設計上容易な一定の素子数
、例えば約１００素子がレイアウトできるように設定さ
れている。このマットの大きさについては、ＩＣ化する
電子回路ブロックにより、設計し易い素子数に応じて任
意に選択できる。

マット内に集積される回路素子は、トランジスタ、ダイ
オード、抵抗およびコンデンサにより構成され、通常の
ＰＮ分離によって分離され、各素子の結線は、２府配線
の１層目の電極層によって接続され、例外的に２層目の
ｔｓｉでクロスオーバーされている。

次に第８図Ａおよび第８図Ｂを参照して、マット内に集
積される回路素子と区画ライン（１４）について具体的
に説明する。

第８図ＡはマットＢ付近の拡大上面図である。

左の一点鎖線で示した区画ライン（４０）は、マットＡ
とマットＢの間に設けられる区画ライン（１４）であり
、右の一点鎖線で示した区画ライン（４１）は、マット
ＢとマットＣの間に設けられる区画ライン（１４）であ
る。そしてこの区画ライン（４０）　、　（４１）の間
には、点線で示したトランジスタ（４２）、ダイオード
（４３）、抵抗（４４）およびコンデンサ（４５）が集
積されている。図面ではこれらの素子が粗になっている
が、実際は高密度に集積されている。またマット内の素
子間の配線は、−点鎖線で示す第１層目の電極層（４６
）で実質的に形成され、マットＡとマットＢおよびマッ
トＢとマットＣのマット間の配線、例えば信号ラインや
フィードバックラインが実線で示す第２層目の電極層（
４７）で形成されている。そしてこれらの第１層目およ
び第２層目の電極層（４６）　、　（４７）はＸ印で示
したフンタクト領域で接続されている。

第８図Ｂは第８図ＡにおけるＡ−Ａ’線の断面図である
。Ｐ型の半導体基板（４８）上にＮ型のエピタキシャル
層（４９）が積層されており、このエピタキシャル層（
４９）表面より前記半導体基板（４８）に到達するＰ“
型の分離領域（５０）が形成され、多数のアイランド領
域が形成きれている。゛このアイランド領域（５１）内
にはＮＰＮ　トランジスタフ４２）、ダイオード（４３
）、抵抗（４４）およびコンデンサ（４５）等が作られ
ており、ＮＰＮトランジスタ（４２）のフレフタ領域（
５２）と前記半導体基板（４８）との間にはＮ”型の埋
込み領域（５３）が形成きれている。前記エピタキシャ
ル層（４９）の表面には例えばＣＶＤ法によりシリコン
酸化膜（５４）が形成され、このシリコン酸化膜（５４
〉上には、第り層目の電極層（４６）が形成されている
。またこの第１層目の電極層（４６〉を覆うように、例
えばＰＩＸ等の絶縁膜（５５）が形成され、この絶縁膜
（５５）上に第２層目の電極層（４７）が形成されてい
る。またｔｌ［ライン（５６）およびグランドライン（
５７）は、前記分離領域（５０）上に設けられ、グラン
ドライン（５７）はこの分離領域（５０）とオーミック
コンタクトしており、基板電位の安定化をはかっている
。

更に具体的には、第１図の如く第１の領域（１２）には
Ａ−Ｊの１０個のマットを形成し、第２の領域（１３）
にはに−Ｔの１０個のマットを形成し、マットを約１０
０素子集積できる実質的に同一スペースにし、各マット
間は区画ライン（１４）で区分している。

斯上した２０個のマット内には第９図に示すＡＭ／ＦＭ
ステレオチューナー用１チップＩＣが形成される。第９
図はこの電子ブロック回路を説明するブロック図であり
、１Ｍフロントエンドブロック（６０）、ＦＭ−Ｉ　Ｆ
ブロック（６１）、ノイズキャンセラーブロック（６２
）、マルチプレックスデコーダーブロック（６３）、Ａ
Ｍチューナーブロック（６４）の計５つの電子回路ブロ
ックから構成されている。各回路ブロックは周知のもの
であるが、その機能を簡単に説明する。

先ず１Ｍフロントエンドブロック（６０）はＦＭ放送の
選局部分であり、数十ＭＨｚ〜数百ＭＨｚのＦＭ放送信
号を受信し、１０．７ＭＨｚの中間周波信号に周波数変
換するものであり、素子数としては約２５０個を有する
のでに−Ｍのマットに集積されている。次にＦＭ−Ｉ　
Ｆブロック（６１）は、この中間周波信号を増幅し、そ
の後検波しオーディオ信号を得るものであり、素子数と
しては約４３０個を有するのでＥ〜工のマットに集積さ
れている。続いてノイズキャンセラーブロック（６２）
は、イグニッションノイズ等のパルスノイズを除去する
もので、約２７０個の素子を有するのでＮ−Ｐのマット
に集積されている。更にマルチプレックスデコーダーブ
ロック（６３）は、ステレオ信号をステレオ復調するブ
ロックであり、約３９０個の素子を有するためＱ−Ｔの
マットに集積されている。最後に、ＡＭチューナーブロ
ック（６４）は、ＡＭ放送の選局部分であり、アンテナ
受信したＡＭ放送信号を中間周波数（４５０ＫＨｚ＞に
変換し、検波してオーディオ出力を得るものであり、約
３５０個の素子を有するのでＡ−Ｄのマットで集積され
る。

更には第１０図Ａ１第１０図Ｂおよび第１０図Ｃに、夫
々ＡＭチューナーブロック（６４）、フロントエンドブ
ロック（６０）とＦＭ−Ｉ　Ｆブロック（６１）および
マルチプレックスデコーダーブロック（６３）を更にブ
ロック化した図を示す。

先ず第１０図ＡのＡＭチューナーブロック（６４）内の
局部発振回路（ＯＳ　Ｃ）　（６５）がマツｌ−Ａに、
混合回路（Ｍ　Ｉ　Ｘ　）　（６６）がマットＢに、自
動利得制御回路（ＡＧＣ）（６７）、高周波増幅回路（
ＲＦ　）　＜６８）および中間周波増幅回路（ＩＦ）（
６９）がマットＣに、検波回路（ＤＥＴ）（７０）がマ
ットＤに実質的に集積され、第１Ｕ９Ｊの如く電源パッ
ドＶｃｃ＋よりたこ足状に４本延在された第３の’１ｌ
ＪＸライン（２２）を介し、Ａ−Ｄのマットの第１の電
源ライン（２１）にｖｃｃを供給している。またグラン
ドバッドＧＮＤ　１はマットＭとマツ）−Ｎの間に設け
られたたこ足状の４本の第２の延長電極（２８）を介し
て一端第１の分割領域（１１）上の第２のグランドライ
ン（２７）に接続され、夫々の第２のグランドライン（
２７）はＡ−Ｄのマットの第１のグランドライン（２６
）に接続されている。

次に第１０図Ｂの高周波増幅回路（７１）、混合回路（
７２）および局部発振回路（７３）で構成されるフロン
トエンドブロック（６０）は、数μＶと極めて小さいレ
ベルの信号を扱うため、他の回路ブロック特にＦＭ−Ｉ
　Ｆブロック（６１）からの干渉を嫌い、またこのブロ
ック内にある局部発振回路（７３）がそれ自身発振し、
不要輻射を発生させる。そのため特にＦＭ−Ｉ　ＦブＯ
ッ’）　＜６１）と離間させ、ＯＳＣブロック（７３）
が一番干渉を嫌うため別の電源Ｖ　ＣＣ３＊Ｖｃｃ４．
　Ｇ　Ｎ　Ｄ　３　、　Ｇ　Ｎ　Ｄ　４を用いている。

すなわちＦＭ−Ｉ　Ｆブロック（６１）と対角線状にあ
るに−Ｍのマットに集積され、一番コーナとなるマット
Ｋに局部発振回路（７３）を集積し、その両側には別の
パッドＶ。ｃ４およびＧＮＤ４を通して第１の電源ライ
ンおよびグランドラインが設けである。また他のり、Ｍ
のマットは、Ｖ　ｃ　ｃ　ｓおよびＧＮＤ３を通して、
夫々の第１の電源ラインおよびグランドラインが設けで
ある。

一方、中間周波増幅回路（７４）、検波回路（７５）お
よびＳメータ（７６）等で構成されるＦＭ−Ｉ　Ｆブロ
ック（６１）は、Ｅ〜工のマットに集積され、検波回路
（７５）がマットエに、Ｓメータ（７６）等がマットＧ
に、更には中間周波増幅回路（７４）中のリミッタ回路
およびミュート回路等が、Ｅ、ＦとＧのマットに実質的
に集積されている。

ここでは利得が８０〜１００ｄＢと極めて高いリミッタ
回路と信号レベルの大きい検波回路（７５）、前記リミ
ッタ回路と信号レベルの大きいＳメータ（７６）は帰還
による発振を生じ、検波回路（７５）とＳメータ（７６
）は相互干渉による特性悪化が生じるため、マットＥ、
Ｆ、Ｇの第１の電源ライン（２３）は、１木の第３の電
源ライン（２４）に、マットＨ２■の第１の電源ライン
（２３）は、１本の第３の電源ライン（２４）に接ｍき
れている。またマットＪはユーザからのオプション回路
を集積されるものであり、この第１の電源ライン（２３
）も１本の第３の′ｒＩｔ源ライシライン）に接続され
ている。

またＥ−Ｊのマットにある第１のグランドライン（２９
）は、グランドパッドＧＮＤＩから第２の延長電極（２
８）が延在されて一端接続きれた第２のグランドライン
（２７）と、前述と同様に接続されている。

続イて、第１０図Ｃのマルチプレックスデコーダーブロ
ック（６３）の直流増幅回路（７７〉、デコーダ回路（
７８）、ランプドライバー回路（７９）がマットＱとマ
ットＲに、また位相比較回路（８０）、ローパスフィル
タ回路（８１）、電圧制御発振器（８２）および分周回
路（８３）等がマットＳとマットＴに実質的に集積され
ている。また電源パッドＶｃＣ！よりたこ足状に３本延
在きれた第１の延長電極（３４）は、ＡＭチューナーブ
ロック（６４）とＦＭ−Ｉ　Ｆブロック（６１）との間
を通り、第１の分割領域（１１）上の第２の電源ライン
（３３）へ一端接続される。そして１本がマットＱとＲ
へ、１本がマットＳとＴへ、更に１木がノイズキャンセ
ラーブロック（６２）となるＮ〜Ｐのマットへ伸びてい
る。

一方、グランドバッドＧＮＤ２はたこ足状に２本の第３
のグランドライン（３６）に接続され、前述と同様に、
Ｎ−Ｐのマット、Ｑ、Ｒのマット、Ｓ。

Ｔのマットへ伸びている。

更にブロック間の相互干渉の防止を目的としてパッドＶ
　ＣＣｒ　＋　Ｖ　ＣＣＩ、パッドＧＮＤＩ、ＧＮＤ２
を夫々分は使用し、パッドＶ。ＣＩ　＋　ＶＣＣＩは１
木のノードに接続され、パッドＧＮＤＩ　、ＧＮＤ２は
１木のリードに接続されている。これはパッドＶｃｃｔ
の変動を直接パッドＶ。ＣＩに伝えることを防！トし、
しかも金属細線を２本用いることで、この金属細線のイ
ンピーダンスを低下させている。そのためリードに入っ
たパルスノイズ等を、前記インピーダンスを介して増幅
させず、電圧変動を防止することができる。

以上がマット分割の説明であり、この特徴点を一例して
みる。例えばＡＭチューナーブロック（６４）が不要で
あれば、Ａ−Ｄのマットに、マルチプレックスデコーダ
ーブロック（６３）となる４つのマットをそのまま集積
化し、余ったマットＱとマットＲに例えばマットＩとＪ
を集積化する。従ってＩ、Ｊ、Ｓ、Ｔのマットが余分と
なるので、このマットを削除すればマットの配置が四角
形のチップ内に整然と収納することができる。ここでは
マット内の１層目の配線はそのまま使い、マット間の配
線およびブロック間の配線のみを考えれば良い。

またＦＭ−Ｉ　Ｆブロック（６１）の一部改良の際は、
例えば改良部となるマットＦのみを取り出して改良すれ
ば良く、他のマットＥ、Ｇ、Ｈはそのまま使うことがで
きる。またユーザのオプションとなる別のブロックを追
加する時は、全部のマットはそのまま使い、このブロッ
クに必要な数だけマットを追加すれば良いし、またここ
ではマットＪをこのオプション用マットとしている。

つまり同一寸法のマットをマトリックス状に形成しであ
るため、入替え、追加、および削除が非常に容易となる
。

次にシールド電極について説明をしていく。第１図の斜
線でハツチングした領域がシールド電極であり、このシ
ールド電極の構成を第３図乃至第７図に示した。また太
い実線は配線を示す。

前述したように第１の分割領域（１１）には、第２の電
源ライン（３３）と第２のグランドライン（３０）が第
１層目に左側より右側に平行して設けられており、第２
の分割領域（１７）と第３の分割領域（２０）には、第
１の延長電極（３４〉と第２延長電極（２８）が第１層
目に設けられている。前記第１の分割領域（１１）の幅
を広げると、例えばマットＦとマットＧの第１のグラン
ドラインと接続されている第２のグランドライン＜３０
）と、マットＨとマットエの第１のグランドラインと接
読されている第２のグランドライン（３０）との間隔を
広げることができる。

従ってマットＨより点ｒまで配線を設けることができる
。またマットＪの第２のグランドライン（３０）と、マ
ットＳとマットＴの第２のＸ＊ライン（３３）との間隔
を広げれば、マットＥの下方よりマットＪの下方まで配
線を設けることができる。

このように第１の延長電極（３４）と第２の延長電極（
２８）が集中している領域を除いて、第１の分割領域（
１１）を配線領域として活用できる。前記第２および第
３の分割領域（１７）　、　（２０）も同様に活用でき
、−例をマットＭから点ａ、ｂ、ｃを通ってマットＥに
接続する配線で示した。

更に配線を詳しく述べると、マットＨより延在された配
線は、点ｆまで水平に延在され、点ｆから点ｅまでは垂
直に延在され、第１層目に形成されている。この点ｅか
ら点ｄは、前記第２のｉｔｓライン（３３）とクロスオ
ーバーするために第２層目に形成されている。またマッ
トＭより延在された配線は、点ａより点すまでは水平に
延在され、前記第２の延長７２１（２８）をクロスオー
バーするために、第２層目に形成され、この点すより点
Ｃまでは点でハツチングした第２層目の電極を回避する
ために、第１層目に形成されている。前記点Ｃよリマッ
トＥまでは、第１の延長電極（３４）をクロスオーバー
するために、第２層目に形成されている。以上の如き構
成において、第１層目に形成されている配線部分は、実
質的にすべてシールド電極を第２層目に設けられる。こ
の−例を斜線でハツチングした領域に示す。このシール
ド電極、配線および半導体基板の関係を図のＡ−Ａ’線
の断面図として第３図乃至第７図に示す。

また第２図に、前記第１乃至第３の分割領域（１１）　
、　（１７）　、　（２０）に形成したダミーアイラン
ド（９０）を示す、このダミーアイランド（９０）は、
図の如く、４重となっているが、この数はこの限りでは
ない。このダミーアイランド〈９０）は、第３図を見て
も判る通りグランド電位が与えられる半導体基板（９１
）に到達しているＰ＋型の分離領域（９２）で囲まれた
Ｎ型のエピタキシヤル層より成るので、このＰＮ接合に
よる障壁が形成きれ、リーク電流の防止を可能とする。

次に第３図乃至第７図の断面図について説明をする。先
ず第３図は、Ｐ型の分離領域（９２）で囲まれたＮ型の
ダミーアイランド（９０）が２つあり、このダミーアイ
ランド（９０）上の第１層目の絶縁膜を介して、配線＜
９３〉か設けである。この配線（９３）の両側に第１の
シールド電極＜９４）が設けてあり、この配線（９３）
と第１のシールド電極（９４）を被覆するように第２層
目の絶縁膜が形成され、更にこの第２層目の絶縁膜を介
して前記第１のシールド電極（９４）とオーミックコン
タクトし、第１のシールド電極（９４）と配置（９３）
を覆うように第２のシールド電極（９５）が形成されて
いる。ここで第２のシールド電極（９５）は、ｖｃｃま
たはＧＮＤを印加しても良い。

次に第４図は、第３図とほぼ同一であるが、１）ＩＩ記
第１のシールド電極（９４）が、Ｎ型のアイランド領域
（９０）とオーミックコンタクトしている。ここで第２
のシールド電極（９５）は、Ｖｃｃに印加しても良い。

続いて第５図は、Ｐ型の分離領域（９２）に第１のシー
ルド’１ＩＪｉ（９４）がオーミックコンタクトしてお
り、ダミーアイランド領域（９０）に配線が設けられて
いる。そのため第２のシールド電極（９５）はＧＮＤに
印加されている。

続いて第６図は、前述した例と異なり３層構造となって
いる。第１層目に形成されている第１のシールド電極（
９４）は、分離領域（９２）とオーミックコンタクトし
ている。配線（９３）は第２層目に形成され、この配線
（９３）の両側に第２のシールド電極（９５）が、前記
第１のシールド電極（９４）とオーミックコンタクトし
て形成され、更に前記第２のシールド電極（９５）と配
線（９３）を覆うように第３層目の第３のシールド電極
（９６）が形成されている。

ここで第１ＪＩ目の第１のシールド電極（９４）は、例
えばマット内に形成するポリシリコン抵抗体と同じもの
でも良い、また前述した構成は、従来から使用されてい
る一芯のシールド線と同様な効果を生ずる。

更に第７図は、Ｐ型の分離領域（９２）上に配線（９３
）とシールド電極が設けられる例であり、ここでは第１
のシールド電極（９４〉が分離領域（９２）とオーミッ
クコンタクトしているが、この限りでない。

また第６図の如く３層構造でも良い。以上配線（９３）
が第１の分割領域（１１）上に設けられた場合で説明し
たが、前記第２および第３の分割領域（１７）　。

（２０）も同様に、第３図乃至第７図の構成は実施でき
る。

（ト）発明の効果 以上の説明からも明らかな如く、第１に区画ライン（ロ
）で半導体チップ（１０）上面を実質的に同一サイズの
多数のマットに分割し、複数の機能の異なる電子回路ブ
ロックを整数個のマットに収容すると、電子回路ブロッ
ク毎に並行して設計ができ、設計期間を大幅に短縮でき
る。また電子回路ブロックを一定の素子数で分割し、マ
ット毎の設計が行えるので、マット毎の並行設計もでき
る。

また削除、追加および修正等の回路変更も電子回路ブロ
ック毎またはブロック毎に設計できるので、ブロック毎
またはマット毎の変更のみで足り、ＩＣ全体の設計変更
が不要となる。更にはマットを基本ブロックとしてセル
化できるので、一端設計を終了すれば、この後の回路変
更の際、変更するマットのみの修正だけで、他のマット
はそのまま使え信頼性が非常に高くなる。

また分割領域（１１）　、　（１７）　、　（２０）の
幅を広げることで、配線（９３）をこの分割領域に設け
られる。しかも第２のグランドライン（３０）や第２の
ｔ源うイン（３３）の位置を変えることで、前記第１お
よび第２の延長電極（３４）　、　（２８）を除いた第
１の分割領域（１１）に、水平に任意の長さで配線を設
けられる。

一方、前記第１および第２の延長電極の位置を変えるこ
とによって、前記第２および第３の分割領域（１７）　
、　（２０）にも配線が設けられる。

第２に、分割領域（１１）　、　（１７）　、　（２０
）に形成された分離領域（９２）やダミーアイランド（
９０）を活用することで、有効にシールドできる。つま
り第３図の如く、第１および第２のシールド電極（９４
）　、　（９５）を設けることで、上方および側方から
の不要輻射を防止できる。また第４図はＮ型のアイラン
ド領域（９０〉、第５図はＰ型の分離領域（９２）と半
導体基板（９１）、第６図は第１のシールド電極（９４
）、第７図はＰ型の分離領域（９２）によって配線の下
層もシールドでき、従来より使用されている一芯のシー
ルド線の如く使用できる。従゛って電子回路ブロックか
らの不要輻射を受けず干渉を防止できる。

【図面の簡単な説明】

第１図は、本発明の半導体装置を示す平面図、第２図は
第１図に形成されるダミーアイランドを示す図、第３図
は第１図で用いるシールド電極の一例を示す図、第４図
は第１図で用いるシールド電極の一例を示す図、第５図
は第１図で用いるシールド電極の一例を示す図、第６図
は第１図で用いるシールド電極の一例を示す図、第７図
は第１図で泪いるシールド電極の一例を示す図、第８図
ＡはマットＢの部分拡大図、第８図Ｂは第８図ＡのＡ−
Ａ’線における断面図、第９図はＡＭ／ＦＭステレオチ
ューナーブロック回路図、第１０図Ａは、ＡＭチューナ
ーブロック図、第１０図ＢはＦＭフロントエンドフロッ
クとＦＭ−ＩＦ’ロックを説明する図、第１０図Ｃはマ
ルチプレックスデコーダーブロック図、第１１図は従来
の半導体集積回路のｉＰＰＮ２第１２図は第１１図にお
けるブロックｂとブロックＣの間の断面図である。 〈１０）・・・半導体チップ、（１１）・・・分割領域
、（１２）・・・第１の領域、　（１３）・・・第２の
領域、　（１４）・・・区画ライン、　（１５）・・・
第３の領域、　（１６）・・・第４の領域、　（１７）
・・・第２の分割領域、　（１８）・・・第５の領域、
　（１９）・・・第６の領域、　〈２０）・・・第３の
分割領域、　（２７）　、　（３０）・・・第２のグラ
ンドライン、（３３）・・・第２の電源ライン、　（９
０）・・・ダミーアイランド、　（９３）・・・配線、
　（９４）・・・第１のシールド電極、　（９５〉・・
・第２のシールド電極、　（９６）・・・第３のシール
ド電極。

Claims (14)

【特許請求の範囲】
1. （１）半導体チップの中央に、この半導体チップを第１
   および第２の領域に実質的に分割する分割領域と、 前記分割領域と直交しその両側に第１の電源ラインと第
   １のグランドラインを一組として隣接し延在した区画ラ
   インを複数本同一方向に配列して、前記第１および第２
   の領域を実質的に同一サイズの複数個の領域に分割して
   形成したマットと、 前記半導体チップに組み込まれ、整数個の前記マットに
   夫々形成される複数の機能の異なる電子回路ブロックと
   、 前記分割領域上に形成され、第１の領域の第１のグラン
   ドラインおよび第２の領域の第１の電源ラインに夫々接
   続される第２のグランドラインおよび第２の電源ライン
   と、 前記分割領域上に、第２の電源ラインおよび第２のグラ
   ンドラインと実質的に平行に形成されたマット間をつな
   ぐ配線と、 この配線をシールドするシールド電極とを備えることを
   特徴とした半導体集積回路。
2. （２）前記分割領域には、分離領域で囲まれる１本以上
   のダミーアイランドが設けられる請求項第１項記載の半
   導体集積回路。
3. （３）前記シールド電極は２層構造より成り、第１層目
   に形成される第１のシールド電極は配線の両側に設けら
   れ、第２層目に形成される第２のシールド電極は前記第
   １のシールド電極および配線を覆い、前記第１のシール
   ド電極と実質的に全面に渡りオーミックコンタクトする
   請求項第１項記載の半導体集積回路。
4. （４）前記シールド電極は２層構造より成り、第１層目
   に形成される第１のシールド電極は配線の両側に設けら
   れ、実質的に第１のシールド電極の全面に渡り前記ダミ
   ーアイランドとオーミックコンタクトし、第２層目に形
   成される第２のシールド電極は前記第１のシールド電極
   および配線を覆い、前記第１のシールド電極と実質的に
   全面に渡りオーミックコンタクトする請求項第２項記載
   の半導体集積回路。
5. （５）前記シールド電極は２層構造より成り、第１層目
   に形成される第１のシールド電極は配線の両側に設けら
   れ、実質的に第１のシールド電極の全面に渡り、ダミー
   アイランドを囲む分離領域とオーミックコンタクトし、
   第２層目に形成される第２のシールド電極は、前記第１
   のシールド電極および配線を覆い、前記第１のシールド
   電極と実質的に全面に渡りオーミックコンタクトする請
   求項第２項記載の半導体集積回路。
6. （６）前記シールド電極は３層構造より成り、第１層目
   に形成される第１のシールド電極は、前記配線が設けら
   れる領域に対応するダミーアイランドおよび分離領域上
   に設けられ、前記分離領域と前記第１のシールド電極は
   オーミックコンタクトし、第２層目に形成される第２の
   シールド電極は、同層に形成される前記配線の両側に設
   けられ、実質的に第２のシールド電極の全面に渡り、前
   記第１のシールド電極とオーミックコンタクトし、第３
   層目に形成される第３のシールド電極は、前記第２のシ
   ールド電極および配線を覆い、前記第２のシールド電極
   と実質的に全面に渡りオーミックコンタクトする請求項
   第２項記載の半導体集積回路。
7. （７）前記シールド電極は２層構造より成り、第１層目
   に形成される第１のシールド電極は、ダミーアイランド
   を囲む分離領域上に形成された配線の両側に設けられ、
   実質的に第１のシールド電極の全面に渡り前記分離領域
   とオーミックコンタクトし、第２層目に形成される第２
   のシールド電極は、第１のシールド電極および配線を覆
   い、前記第１のシールド電極と実質的に全面に渡りオー
   ミックコンタクトする請求項第２項記載の半導体集積回
   路。
8. （８）半導体チップの中央に、この半導体チップを第１
   および第２の領域に実質的に分割する第１の分割領域と
   、 前記第１の領域を第３および第４の領域に実質的に分割
   する第２の分割領域と、 前記第２の領域を第５および第６の領域に実質的に分割
   する第３の分割領域と、 前記第１の分割領域と直交しその両側に第１の電源ライ
   ンと第１のグランドラインを一組として隣接し延在した
   区画ラインを複数本同一方向に配列して、前記第３乃至
   第６の領域を実質的に同一サイズの複数個の領域に分割
   して形成したマットと、 前記第３乃至第６の領域に組み込まれ、整数個の前記マ
   ットに夫々形成される複数の機能の異なる電子回路ブロ
   ックと、 前記第１の分割領域上に形成され、第１の領域の第１の
   グランドラインおよび第２の領域の第１のグランドライ
   ンに夫々接続される第２のグランドラインおよび第２の
   電源ラインと、 前記第２の分割領域上に形成され、第２の領域の第１の
   電源ラインに接続される第１の延長電極と、 前記第３の分割領域上に形成され、第１の領域の第１の
   グランドラインに接続される第２の延長電極と、 前記第２および第３の分割領域の少なくとも一方に、第
   １および第２の延長電極と平行に形成されたマット間を
   つなぐ配線と、 この配線をシールドするシールド電極とを備えることを
   特徴とした半導体集積回路。
9. （９）前記第１の分割領域乃至第３の分割領域に１本以
   上のダミーアイランドが設けられる請求項第８項記載の
   半導体集積回路。
10. （１０）前記シールド電極は２層構造より成り、第１層
    目に形成される第１のシールド電極は配線の両側に設け
    られ、第２層目に形成される第２のシールド電極は前記
    第１のシールド電極および配線を覆い、前記第１のシー
    ルド電極と実質的に全面に渡りオーミックコンタクトす
    る請求項第８項記載の半導体集積回路。
11. （１１）前記シールド電極は２層構造より成り、第１層
    目に形成される第１のシールド電極は配線の両側に設け
    られ、実質的に第１のシールド電極の全面に渡り前記ダ
    ミーアイランドとオーミックコンタクトし、第２層目に
    形成される第２のシールド電極は前記第１のシールド電
    極および配線を覆い、前記第１のシールド電極と実質的
    に全面に渡りオーミックコンタクトする請求項第９項記
    載の半導体集積回路。
12. （１２）前記シールド電極は２層構造より成り、第１層
    目に形成される第１のシールド電極は配線の両側に設け
    られ、実質的に第１のシールド電極の全面に渡り、ダミ
    ーアイランドを囲む分離領域とオーミックコンタクトし
    、第２層目に形成される第２のシールド電極は、前記第
    １のシールド電極および配線を覆い、前記第１のシール
    ド電極と実質的に全面に渡りオーミックコンタクトする
    請求項第９項記載の半導体集積回路。
13. （１３）前記シールド電極は３層構造より成り、第１層
    目に形成される第１のシールド電極は、前記配線が設け
    られる領域に対応するダミーアイランドおよび分離領域
    上に設けられ、前記分離領域と前記第１のシールド電極
    はオーミックコンタクトし、第２層目に形成される第２
    のシールド電極は、同層に形成される前記配線の両側に
    設けられ、実質的に第２のシールド電極の全面に渡り、
    前記第１のシールド電極とオーミックコンタクトし、第
    ３層目に形成される第３のシールド電極は、前記第２の
    シールド電極および配線を覆い、前記第２のシールド電
    極と実質的に全面に渡りオーミックコンタクトする請求
    項第９項記載の半導体集積回路。
14. （１４）前記シールド電極は２層構造より成り、第１層
    目に形成される第１のシールド電極は、ダミーアイラン
    ドを囲む分離領域上に形成された配線の両側に設けられ
    、実質的に第１のシールド電極の全面に渡り前記分離領
    域とオーミックコンタクトし、第２層目に形成される第
    ２のシールド電極は、第１のシールド電極および配線を
    覆い、前記第１のシールド電極と実質的に全面に渡りオ
    ーミックコンタクトする請求項第９項記載の半導体集積
    回路。