JPS61290776A - 半導体デバイス - Google Patents

半導体デバイス

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JPS61290776A
JPS61290776A JP61136381A JP13638186A JPS61290776A JP S61290776 A JPS61290776 A JP S61290776A JP 61136381 A JP61136381 A JP 61136381A JP 13638186 A JP13638186 A JP 13638186A JP S61290776 A JPS61290776 A JP S61290776A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は半導体デバイスに関し、特に電界効果トランジ
スタとしての用途に適用できる半導体デバイスに関する
。
先行技術の説明 通信技術とコンピュータ技術の双方が急速に発展したた
めに、より高速の回路、より高感度の回路、より高利得
の回路を求める動きが出て来た。このような要求は、高
い実装密度がかなシ強く望まれる集積回路技術がさらに
発展するのと同時に生じたものである。
光通信技術はその一例である。光通信はここ数年の間に
急速に発展した。受信側において感度が高いことが望ま
しい。なぜならば、リピータ間距離を長くシ、特定の通
信システムにおけるリピータの数を少くすることができ
るからである。光通信システムで他に重要なのは高いビ
ット速度で送信できるようにする高速増幅器である。高
速ｊｗ幅器システムは他の型の回路、例えば、論理回路
、記憶回路、アナログスイッチング、高入力インピーダ
ンス増１１１ｇ器、集積回路等にも用いられる。
高速高ゲインデバイス用に最も期待される化合物半導体
の一つは、インジウムガリウムヒ素及びインジウムガリ
ウムヒ素リンのような関連する化合物である。これは、
これら１１１−Ｖ化合物半導体により示される高い移動
度と最大電子速度によるものである。゛特に困難な点は
これらの特性を利用するのに適切なデバイスを製造する
際に生ずる。例えば、障壁が低いために、インジウムガ
リウムヒ素チャネル層を有するＭＥＳＦＥＴの場合にシ
ョットキー障壁ゲートの有用性にある制限が生じる。障
壁高特性を改善するために様々な是正策を用いることが
可能ではある。しかし、そのようなデバイスを、再現性
をもって形成できる信頼性のある方法は未だ発見されて
いない。
この問題を解決する可能性のある試みは、金属とチャネ
ル層との間に絶縁体材料または広バンドギヤツプ材料の
薄い層をはさみ、制御ゲート用に必要な障壁高を生じる
ようにすることである。障壁材料としてガリウムヒ素の
薄い層を用いてみたが、受容できないほどに高い逆バイ
アス電流が生じる結果となった。
（例えば、シー、ワイ、チェン（Ｃ，Ｙ、　Ｃｈｅｎ　
）ら、アイイーイーイー　エレクトロシ　デバイス　レ
ターズ（Ｉ　Ｅ　Ｅ　Ｅ　　Ｅｌｅｃｔｒｏｎ　Ｄｅｖ
ｉｃｅＬｅｔｔｅｒａ　）　Ｖｏｌ、ＥＤＬ−６，４１
、１９８５年１月を参照。） 発明の概要 本発明はチャネル層を有する半導体デバイスであシ、こ
れはインジウムリンまたはインジウムリンに格子整合さ
れた■−■半導体化合物を含み、障壁材料としてガリウ
ムヒ素が用いられる。逆もれ電流を確実に低くするため
比較的厚い障壁層が用いられる。障壁層の厚さを７０　
ｎｍ　　より大きくすると満足な結果が得られるが、８
０．１００または１５０　ｎｍより大きくするとさらに
良い結果が得られる。
厚さが３００−４００　ｎｍ　　より大きくても優れた
結果を生じるけれども、１５０ｎｍ　の場合よりも特に
優れている訳でになく、材料と処理時間を無益に使うこ
とになる。さらに、障壁層の厚さが３００−４００　ｎ
ｍ　　を大きく超えると格子歪から転位が生じる傾向が
大きくなシ、チャネル層への電界浸透（ｆｉｅｌｊｌｐ
ｅｎｅｔｒａｔｉｏｎ　）に依存する′デバイス特性が
最適とは言えなくなる。
典型的な構造はチャネル材料としてインジウムガリウム
ヒ素を有し、基板材料としてインジウムリンを有する。
本発明に従って製造されたデバイスは速度と相互フンダ
クタンスが大きく、光インジウムリンデバイス（例えば
光検出器、レーザ等）と集積させるのに適している。
本発明は、ガリウムヒ素層をある範囲の厚さでｒｎＰま
たはＧａ　０．４７　Ｉ　ｎ　０．５３　Ａｓ　　のよ
うな不整合層上に堆積させるとゲートもれ電流を非常に
低くすることができるという発見に基いている。このよ
うな層は種々の半導体構造に有用である。これらＧａ　
Ａｓ層は、妥当な障壁高を有し、逆バイアスもれ電流が
低いショットキー障壁を形成する。このような障壁構造
Ｆｉ種々の半導体構造に有用であり、特に基本層が低シ
ョットキー障壁高のみを呈する場合に有用である。例え
ば、基板材料がインジウムリンでありチャネル材料がイ
ンジウムリンあるいはインジ−ラムリンに格子整合され
た半導体（例えば組成がほぼＩｎ　０．５３Ｇａ　０．
４７Ａｓ　　のインジウムガリウムヒ素かほぼＩｎｏ＋
ｓ□μ０．４８Ａｓ　　のインジウムアルミニウムヒ素
）である場合に電界効果トランジスタ中のゲート電極に
有用である。ガリウムヒ素層によりショットキー障壁の
高さが増加し１．この増加により逆バイアス電流が減少
する。
広い意味では本発明はインジウムガリウムヒ素上に格子
不整合層としである範囲の厚さのガリウムヒ素を使用し
、妥当な厚さのショットキー障壁を形成する。現在、こ
のような構造の最も重要な応用例は電界効果トランジス
タである。好適なチャネル材料はインジウ　・ムガリウ
ムヒ素特にその組成がインジウムリンに格子不整合され
たインジウムリンである。・インジウムガリウムヒ素が
重要なチャネル材料である理由は２つある。１つは、こ
れは低電界での電子移動度が大きいことである。１つは
、種々の長波長光波集積回路に有用なインジウムリンに
格子整合させることができること・である。特に有用な
のは光波受信器やレーザドライバ回路用の集積検出回路
である。
高速メモリや論理回路用のＦＥＴ回路アレイも同様であ
る。
ガリウムヒ素層を用いた典型的なＦＥＴ半導体構造１０
を第１図に示す。この構造は（１００）方向の半絶縁性
インジウムリン基板１１（通常鉄をドープ）上に成長さ
れる。
典型的にはこの基板上にエピタキシャル層が分子ビーム
エピタキシャル（ＭＢＥ）により成長される。活性デバ
イス層は以下の層から成る。
最初は、厚さ６０　ｎｍ　の非ドープＧ８０．４７■ｎ
０−５３Ａ３　　半絶縁性バッファ層１２． ２番目は、濃度５ｘｉｏ”原子ｃｒｔｒ　３．までシリ
コンをドープした厚さ４０　ｎｍ　のｎ−Ｇａ　０．４
７Ｉｎ　Ｏｏ−５３Ａ層１３、濃度約１０五６原子ｃｍ
−３１でシリコンをドープした厚さ９６　ｎｍ　　のｎ
−ＧａＡｓ層１４、シリコンドープ濃度約１０１８原子
傭−３厚さ約３４　ｎｍのｎ”ＧａＡｓ　　層１５゜こ
の構造にはソース１６、ドレイン１γ（両方とも典型的
にはゲルマニウム−金）及びアルミニウムのゲート１９
を含む種々の電極も組込まれている。ゲート長は典型的
には１．４μｍゲート幅は約２４０μｍである。半導体
デバイスや回路などの種々の応用例においては上述のよ
りなＦＥＴが複数用いられ、通常は同一基板上に形成さ
れる。デバイスの典型的特性は以下の通シである。
・ＶＤｓ　＝　−３，５ＶｏｌｔでＶＧｓ　＝　−０，
２Ｖｏｌｔ　　の場合、外部相互コンダクタンス Ｓ’ｍ　＝　１０４　ｍＳ／ｒｒａ ・ゲート幅２４０μｍに対してソース抵抗１５Ω。
固有相互コンダクタンスは以下の式で与えられる。
２ｍ １１ｍ６＝− −ｆｍＲｓ ここでＲｓ　　はソース抵抗、ｔｍ　は外部相互コンダ
クタンスである。前述の構造を用いると１６６　ｍＳ／
　ｒｔｍの固有相互コンダクタンスが得られる。トラン
ジスタは事実上ヒステリシスを持たず、ＶＧｓ　＝−１
，８Ｖｏｌｔ　　において完全なピンチオフを示す。
不整合Ｇａ　Ａｓ層の品質をさらに特徴だでるため、ま
たデバイス効率におけるその効果を理解するため、ウェ
ハ上に薄いＧａ　Ａｓ層と厚いＧａ　Ａｓ層を有するあ
るＦＥＴデバイスを形成してそのゲート逆もれ電流を測
定した。ソース及びドレインオーム接触としてＮｉ／Ｇ
ｅ／Ａｕ　　を用い、ゲート金属として〃・を用いた。
両サンプルともゲート寸法は１．４μｍｘ２４０μｍで
ある。第２図に両ツンブルの典型的ゲート逆もれ電流を
示す。サンプル１は厚さ約５８　ｎｍ　の薄いＧａ　Ａ
ｓ層を持ち、サンプル２は厚さ約１３０　ｎｍ　の厚い
Ｇａ　Ａｓ層を持つ。
厚いＧａ　Ａｓ層を持つデバイスは薄いＧａ　Ａｓ層を
持つデバイスよりもれ電流が少くとも２けた小さいこと
は明らかである。例えばサンプル１の場合ＩＶｏｌｔ　
　バイアスでもれ電流は２００μＡであるが、サンプル
２の場合は４８０　ｎＡ　に過−ぎない。Ｇａ　Ａｓ層
中のドープレベルの影響は完全には除外できないが、厚
い方のサンプルにおいてもれ電流が減少した理由は、シ
ョットキー障壁が形成される表面において転位密度が減
少したことであると考えられる。薄い方のサンプルの場
合は転位の多いＧａ　Ａｓの表面上にショットキー障壁
が形成され、電流は転位を介してもれてしまう。
結晶成長を改善すればもれ電流をさらに少くすることが
できると考えられる。　　　　　　　イ第３図に本発明
により作られた長波長０．３−１，６μｍ）レーザとＦ
ＥＴとから成るモノリシック集積回路３０の側面図を示
す。集積回路構造は半絶縁性ＩｎＰ基板３１上に形成さ
れる。抑制層３２及び３４が活性層３３を囲む。活性層
３３は典型的には、工ｎＰに格子整合した組成を有する
Ｉｎ　Ｇａ　Ａｓ　Ｐ　　で作られた埋込みへテロ構造
レーザであシ所望の周波数で発生する。電流を特定の領
域にとじこめるために絶縁層３５が用いられ、レーザへ
の金属接触として金属接点層３６が用いられる。
レーザはチャネル層３１（通常はＩｎＰに格子整合した
Ｉｎ　Ｇａ　Ａｓ　）　、ドレイン接点３８及びソース
接点３９から成るＦＥＴ回路により駆動される。ゲート
成極４０はＧａ　Ａｓ層４１上に形成される。このよう
な構造により、効率が上がるとともに集積度が高くなシ
、大量生産の可能性が大きくなり、そして価格が下がる
と考えられる。
【図面の簡単な説明】
第１図はガリウムヒ素障壁層を有する電界効果トランジ
スタの側面図、 第２図は障壁層の厚さが異なる２つの構造に対し、ゲー
ト電極の関数としてゲート逆もれ゛電流を示す図、 第３図はモノリシック集積ＦＥＴレーザ構造の側面図で
ある。 〔主要部分の符号の説明〕 半導体デバイス・・・１０、 第１エピタキシャル領域・・・１３、 ゲート電極・・・１９ 第２エピタキシャル領域・・・１４、 ソース電極・・・１６、 ドレイン電極・・・１７゜ ＦＩＧ、／ 曵 ＦＩＧ、　２ ゲート電極ｆＶｌ ＦＩＧ、　３

Claims (1)

  1. 【特許請求の範囲】 １、少くとも１つの半導体素子を含む半導体デバイスで
    あつて、該素子は、 ＩｎＰまたはＩｎＰにほぼ格子整合されたIII−Ｖ半導
    体化合物を含む第１のエピタキシ ャル領域と、 ゲート電極と、 該第１エピタキシャル領域と該ゲート電 極の両方に接触する第２のエピタキシャル 領域とを含み、 該第２エピタキシャル領域は厚さが７０ ｎｍより大きいガリウムヒ素から不質的に 成ることを特徴とする半導体デバイス。 ２、特許請求の範囲第１項記載のデバイスにおいて、 該ガリウムヒ素の厚さは８０ｎｍより大 きいことを特徴とする半導体デバイス。 ３、特許請求の範囲第１項または第２項記載のデバイス
    において、 該ガリウムヒ素の厚さは１００ｎｍと４００ｎｍの間で
    あることを特徴とする半導体デ バイス。 ４、特許請求の範囲第１項、２項または３項記載のデバ
    イスにおいて、 該ガリウムヒ素の厚さは約１３０ｎｍで あることを特徴とする半導体デバイス。 ５、特許請求の範囲第１項記載のデバイスにおいて、 該半導体素子は、該第１または第２エピ タキシャル領域のどちらかに接触するソー ス及びドレイン電極を含む電界効果トラン ジスタの一部であり、該第１及び第２エピ タキシャル領域はｎ型伝導度を有すること を特徴とする半導体デバイス。 ６、特許請求の範囲第５項記載のデバイスにおいて、 該第１エピタキシャル領域はＩｎＰ、Ｉｎ＿０＿．＿５
    Ｇａ＿０＿．＿４＿７Ａｓ及びＩｎ＿０＿．＿５＿２Ａ
    ｌ＿０＿．＿４＿８Ａｓから成る群から選択された少く
    とも１つのIII−Ｖ半導 体化合物から成ることを特徴とする半導体 デバイス。 ７、特許請求の範囲第６項記載のデバイスにおいて、 該第１エピタキシャル領域はｎ型Ｉｎ＿０＿．＿５＿３
    Ｇａ＿０＿．＿４＿７Ａｓから成ることを特徴とする半
    導体デバイス。 ８、特許請求の範囲第７項記載のデバイスにおいて、 該ソース及びドレイン電極は該第２エピ タキシャル領域に接触することを特徴とす る半導体デバイス。 ９、特許請求の範囲第１項記載のデバイスにおいて、 該デバイスは半導体レーザを含むことを 特徴とする半導体デバイス。 １０、特許請求の範囲第１項記載のデバイスにおいて、 該デバイスは光検出器を含むことを特徴 とする半導体デバイス。
JP61136381A 1985-06-14 1986-06-13 半導体デバイス Expired - Lifetime JP2636840B2 (ja)

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US06/745,294 US4745447A (en) 1985-06-14 1985-06-14 Gallium arsenide on gallium indium arsenide Schottky barrier device
US745294 1985-06-14

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JPS61290776A true JPS61290776A (ja) 1986-12-20
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