JPS61290776A - 半導体デバイス - Google Patents
半導体デバイスInfo
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- JPS61290776A JPS61290776A JP61136381A JP13638186A JPS61290776A JP S61290776 A JPS61290776 A JP S61290776A JP 61136381 A JP61136381 A JP 61136381A JP 13638186 A JP13638186 A JP 13638186A JP S61290776 A JPS61290776 A JP S61290776A
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- semiconductor
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- gallium arsenide
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- semiconductor device
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/432—Heterojunction gate for field effect devices
-
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は半導体デバイスに関し、特に電界効果トランジ
スタとしての用途に適用できる半導体デバイスに関する
。
スタとしての用途に適用できる半導体デバイスに関する
。
先行技術の説明
通信技術とコンピュータ技術の双方が急速に発展したた
めに、より高速の回路、より高感度の回路、より高利得
の回路を求める動きが出て来た。このような要求は、高
い実装密度がかなシ強く望まれる集積回路技術がさらに
発展するのと同時に生じたものである。
めに、より高速の回路、より高感度の回路、より高利得
の回路を求める動きが出て来た。このような要求は、高
い実装密度がかなシ強く望まれる集積回路技術がさらに
発展するのと同時に生じたものである。
光通信技術はその一例である。光通信はここ数年の間に
急速に発展した。受信側において感度が高いことが望ま
しい。なぜならば、リピータ間距離を長くシ、特定の通
信システムにおけるリピータの数を少くすることができ
るからである。光通信システムで他に重要なのは高いビ
ット速度で送信できるようにする高速増幅器である。高
速jw幅器システムは他の型の回路、例えば、論理回路
、記憶回路、アナログスイッチング、高入力インピーダ
ンス増111g器、集積回路等にも用いられる。
急速に発展した。受信側において感度が高いことが望ま
しい。なぜならば、リピータ間距離を長くシ、特定の通
信システムにおけるリピータの数を少くすることができ
るからである。光通信システムで他に重要なのは高いビ
ット速度で送信できるようにする高速増幅器である。高
速jw幅器システムは他の型の回路、例えば、論理回路
、記憶回路、アナログスイッチング、高入力インピーダ
ンス増111g器、集積回路等にも用いられる。
高速高ゲインデバイス用に最も期待される化合物半導体
の一つは、インジウムガリウムヒ素及びインジウムガリ
ウムヒ素リンのような関連する化合物である。これは、
これら111−V化合物半導体により示される高い移動
度と最大電子速度によるものである。゛特に困難な点は
これらの特性を利用するのに適切なデバイスを製造する
際に生ずる。例えば、障壁が低いために、インジウムガ
リウムヒ素チャネル層を有するMESFETの場合にシ
ョットキー障壁ゲートの有用性にある制限が生じる。障
壁高特性を改善するために様々な是正策を用いることが
可能ではある。しかし、そのようなデバイスを、再現性
をもって形成できる信頼性のある方法は未だ発見されて
いない。
の一つは、インジウムガリウムヒ素及びインジウムガリ
ウムヒ素リンのような関連する化合物である。これは、
これら111−V化合物半導体により示される高い移動
度と最大電子速度によるものである。゛特に困難な点は
これらの特性を利用するのに適切なデバイスを製造する
際に生ずる。例えば、障壁が低いために、インジウムガ
リウムヒ素チャネル層を有するMESFETの場合にシ
ョットキー障壁ゲートの有用性にある制限が生じる。障
壁高特性を改善するために様々な是正策を用いることが
可能ではある。しかし、そのようなデバイスを、再現性
をもって形成できる信頼性のある方法は未だ発見されて
いない。
この問題を解決する可能性のある試みは、金属とチャネ
ル層との間に絶縁体材料または広バンドギヤツプ材料の
薄い層をはさみ、制御ゲート用に必要な障壁高を生じる
ようにすることである。障壁材料としてガリウムヒ素の
薄い層を用いてみたが、受容できないほどに高い逆バイ
アス電流が生じる結果となった。
ル層との間に絶縁体材料または広バンドギヤツプ材料の
薄い層をはさみ、制御ゲート用に必要な障壁高を生じる
ようにすることである。障壁材料としてガリウムヒ素の
薄い層を用いてみたが、受容できないほどに高い逆バイ
アス電流が生じる結果となった。
(例えば、シー、ワイ、チェン(C,Y、 Chen
)ら、アイイーイーイー エレクトロシ デバイス レ
ターズ(I E E E Electron Dev
iceLettera ) Vol、EDL−6,41
、1985年1月を参照。) 発明の概要 本発明はチャネル層を有する半導体デバイスであシ、こ
れはインジウムリンまたはインジウムリンに格子整合さ
れた■−■半導体化合物を含み、障壁材料としてガリウ
ムヒ素が用いられる。逆もれ電流を確実に低くするため
比較的厚い障壁層が用いられる。障壁層の厚さを70
nm より大きくすると満足な結果が得られるが、8
0.100または150 nmより大きくするとさらに
良い結果が得られる。
)ら、アイイーイーイー エレクトロシ デバイス レ
ターズ(I E E E Electron Dev
iceLettera ) Vol、EDL−6,41
、1985年1月を参照。) 発明の概要 本発明はチャネル層を有する半導体デバイスであシ、こ
れはインジウムリンまたはインジウムリンに格子整合さ
れた■−■半導体化合物を含み、障壁材料としてガリウ
ムヒ素が用いられる。逆もれ電流を確実に低くするため
比較的厚い障壁層が用いられる。障壁層の厚さを70
nm より大きくすると満足な結果が得られるが、8
0.100または150 nmより大きくするとさらに
良い結果が得られる。
厚さが300−400 nm より大きくても優れた
結果を生じるけれども、150nm の場合よりも特に
優れている訳でになく、材料と処理時間を無益に使うこ
とになる。さらに、障壁層の厚さが300−400 n
m を大きく超えると格子歪から転位が生じる傾向が
大きくなシ、チャネル層への電界浸透(fieljlp
enetration )に依存する′デバイス特性が
最適とは言えなくなる。
結果を生じるけれども、150nm の場合よりも特に
優れている訳でになく、材料と処理時間を無益に使うこ
とになる。さらに、障壁層の厚さが300−400 n
m を大きく超えると格子歪から転位が生じる傾向が
大きくなシ、チャネル層への電界浸透(fieljlp
enetration )に依存する′デバイス特性が
最適とは言えなくなる。
典型的な構造はチャネル材料としてインジウムガリウム
ヒ素を有し、基板材料としてインジウムリンを有する。
ヒ素を有し、基板材料としてインジウムリンを有する。
本発明に従って製造されたデバイスは速度と相互フンダ
クタンスが大きく、光インジウムリンデバイス(例えば
光検出器、レーザ等)と集積させるのに適している。
クタンスが大きく、光インジウムリンデバイス(例えば
光検出器、レーザ等)と集積させるのに適している。
本発明は、ガリウムヒ素層をある範囲の厚さでrnPま
たはGa 0.47 I n 0.53 As のよ
うな不整合層上に堆積させるとゲートもれ電流を非常に
低くすることができるという発見に基いている。このよ
うな層は種々の半導体構造に有用である。これらGa
As層は、妥当な障壁高を有し、逆バイアスもれ電流が
低いショットキー障壁を形成する。このような障壁構造
Fi種々の半導体構造に有用であり、特に基本層が低シ
ョットキー障壁高のみを呈する場合に有用である。例え
ば、基板材料がインジウムリンでありチャネル材料がイ
ンジウムリンあるいはインジ−ラムリンに格子整合され
た半導体(例えば組成がほぼIn 0.53Ga 0.
47As のインジウムガリウムヒ素かほぼIno+
s□μ0.48As のインジウムアルミニウムヒ素
)である場合に電界効果トランジスタ中のゲート電極に
有用である。ガリウムヒ素層によりショットキー障壁の
高さが増加し1.この増加により逆バイアス電流が減少
する。
たはGa 0.47 I n 0.53 As のよ
うな不整合層上に堆積させるとゲートもれ電流を非常に
低くすることができるという発見に基いている。このよ
うな層は種々の半導体構造に有用である。これらGa
As層は、妥当な障壁高を有し、逆バイアスもれ電流が
低いショットキー障壁を形成する。このような障壁構造
Fi種々の半導体構造に有用であり、特に基本層が低シ
ョットキー障壁高のみを呈する場合に有用である。例え
ば、基板材料がインジウムリンでありチャネル材料がイ
ンジウムリンあるいはインジ−ラムリンに格子整合され
た半導体(例えば組成がほぼIn 0.53Ga 0.
47As のインジウムガリウムヒ素かほぼIno+
s□μ0.48As のインジウムアルミニウムヒ素
)である場合に電界効果トランジスタ中のゲート電極に
有用である。ガリウムヒ素層によりショットキー障壁の
高さが増加し1.この増加により逆バイアス電流が減少
する。
広い意味では本発明はインジウムガリウムヒ素上に格子
不整合層としである範囲の厚さのガリウムヒ素を使用し
、妥当な厚さのショットキー障壁を形成する。現在、こ
のような構造の最も重要な応用例は電界効果トランジス
タである。好適なチャネル材料はインジウ ・ムガリウ
ムヒ素特にその組成がインジウムリンに格子不整合され
たインジウムリンである。・インジウムガリウムヒ素が
重要なチャネル材料である理由は2つある。1つは、こ
れは低電界での電子移動度が大きいことである。1つは
、種々の長波長光波集積回路に有用なインジウムリンに
格子整合させることができること・である。特に有用な
のは光波受信器やレーザドライバ回路用の集積検出回路
である。
不整合層としである範囲の厚さのガリウムヒ素を使用し
、妥当な厚さのショットキー障壁を形成する。現在、こ
のような構造の最も重要な応用例は電界効果トランジス
タである。好適なチャネル材料はインジウ ・ムガリウ
ムヒ素特にその組成がインジウムリンに格子不整合され
たインジウムリンである。・インジウムガリウムヒ素が
重要なチャネル材料である理由は2つある。1つは、こ
れは低電界での電子移動度が大きいことである。1つは
、種々の長波長光波集積回路に有用なインジウムリンに
格子整合させることができること・である。特に有用な
のは光波受信器やレーザドライバ回路用の集積検出回路
である。
高速メモリや論理回路用のFET回路アレイも同様であ
る。
る。
ガリウムヒ素層を用いた典型的なFET半導体構造10
を第1図に示す。この構造は(100)方向の半絶縁性
インジウムリン基板11(通常鉄をドープ)上に成長さ
れる。
を第1図に示す。この構造は(100)方向の半絶縁性
インジウムリン基板11(通常鉄をドープ)上に成長さ
れる。
典型的にはこの基板上にエピタキシャル層が分子ビーム
エピタキシャル(MBE)により成長される。活性デバ
イス層は以下の層から成る。
エピタキシャル(MBE)により成長される。活性デバ
イス層は以下の層から成る。
最初は、厚さ60 nm の非ドープG80.47■n
0−53A3 半絶縁性バッファ層12. 2番目は、濃度5xio”原子crtr 3.までシリ
コンをドープした厚さ40 nm のn−Ga 0.4
7In Oo−53A層13、濃度約10五6原子cm
−31でシリコンをドープした厚さ96 nm のn
−GaAs層14、シリコンドープ濃度約1018原子
傭−3厚さ約34 nmのn”GaAs 層15゜こ
の構造にはソース16、ドレイン1γ(両方とも典型的
にはゲルマニウム−金)及びアルミニウムのゲート19
を含む種々の電極も組込まれている。ゲート長は典型的
には1.4μmゲート幅は約240μmである。半導体
デバイスや回路などの種々の応用例においては上述のよ
りなFETが複数用いられ、通常は同一基板上に形成さ
れる。デバイスの典型的特性は以下の通シである。
0−53A3 半絶縁性バッファ層12. 2番目は、濃度5xio”原子crtr 3.までシリ
コンをドープした厚さ40 nm のn−Ga 0.4
7In Oo−53A層13、濃度約10五6原子cm
−31でシリコンをドープした厚さ96 nm のn
−GaAs層14、シリコンドープ濃度約1018原子
傭−3厚さ約34 nmのn”GaAs 層15゜こ
の構造にはソース16、ドレイン1γ(両方とも典型的
にはゲルマニウム−金)及びアルミニウムのゲート19
を含む種々の電極も組込まれている。ゲート長は典型的
には1.4μmゲート幅は約240μmである。半導体
デバイスや回路などの種々の応用例においては上述のよ
りなFETが複数用いられ、通常は同一基板上に形成さ
れる。デバイスの典型的特性は以下の通シである。
・VDs = −3,5VoltでVGs = −0,
2Volt の場合、外部相互コンダクタンス S’m = 104 mS/rra ・ゲート幅240μmに対してソース抵抗15Ω。
2Volt の場合、外部相互コンダクタンス S’m = 104 mS/rra ・ゲート幅240μmに対してソース抵抗15Ω。
固有相互コンダクタンスは以下の式で与えられる。
2m
11m6=−
−fmRs
ここでRs はソース抵抗、tm は外部相互コンダ
クタンスである。前述の構造を用いると166 mS/
rtmの固有相互コンダクタンスが得られる。トラン
ジスタは事実上ヒステリシスを持たず、VGs =−1
,8Volt において完全なピンチオフを示す。
クタンスである。前述の構造を用いると166 mS/
rtmの固有相互コンダクタンスが得られる。トラン
ジスタは事実上ヒステリシスを持たず、VGs =−1
,8Volt において完全なピンチオフを示す。
不整合Ga As層の品質をさらに特徴だでるため、ま
たデバイス効率におけるその効果を理解するため、ウェ
ハ上に薄いGa As層と厚いGa As層を有するあ
るFETデバイスを形成してそのゲート逆もれ電流を測
定した。ソース及びドレインオーム接触としてNi/G
e/Au を用い、ゲート金属として〃・を用いた。
たデバイス効率におけるその効果を理解するため、ウェ
ハ上に薄いGa As層と厚いGa As層を有するあ
るFETデバイスを形成してそのゲート逆もれ電流を測
定した。ソース及びドレインオーム接触としてNi/G
e/Au を用い、ゲート金属として〃・を用いた。
両サンプルともゲート寸法は1.4μmx240μmで
ある。第2図に両ツンブルの典型的ゲート逆もれ電流を
示す。サンプル1は厚さ約58 nm の薄いGa A
s層を持ち、サンプル2は厚さ約130 nm の厚い
Ga As層を持つ。
ある。第2図に両ツンブルの典型的ゲート逆もれ電流を
示す。サンプル1は厚さ約58 nm の薄いGa A
s層を持ち、サンプル2は厚さ約130 nm の厚い
Ga As層を持つ。
厚いGa As層を持つデバイスは薄いGa As層を
持つデバイスよりもれ電流が少くとも2けた小さいこと
は明らかである。例えばサンプル1の場合IVolt
バイアスでもれ電流は200μAであるが、サンプル
2の場合は480 nA に過−ぎない。Ga As層
中のドープレベルの影響は完全には除外できないが、厚
い方のサンプルにおいてもれ電流が減少した理由は、シ
ョットキー障壁が形成される表面において転位密度が減
少したことであると考えられる。薄い方のサンプルの場
合は転位の多いGa Asの表面上にショットキー障壁
が形成され、電流は転位を介してもれてしまう。
持つデバイスよりもれ電流が少くとも2けた小さいこと
は明らかである。例えばサンプル1の場合IVolt
バイアスでもれ電流は200μAであるが、サンプル
2の場合は480 nA に過−ぎない。Ga As層
中のドープレベルの影響は完全には除外できないが、厚
い方のサンプルにおいてもれ電流が減少した理由は、シ
ョットキー障壁が形成される表面において転位密度が減
少したことであると考えられる。薄い方のサンプルの場
合は転位の多いGa Asの表面上にショットキー障壁
が形成され、電流は転位を介してもれてしまう。
結晶成長を改善すればもれ電流をさらに少くすることが
できると考えられる。 イ第3図に本発明
により作られた長波長0.3−1,6μm)レーザとF
ETとから成るモノリシック集積回路30の側面図を示
す。集積回路構造は半絶縁性InP基板31上に形成さ
れる。抑制層32及び34が活性層33を囲む。活性層
33は典型的には、工nPに格子整合した組成を有する
In Ga As P で作られた埋込みへテロ構造
レーザであシ所望の周波数で発生する。電流を特定の領
域にとじこめるために絶縁層35が用いられ、レーザへ
の金属接触として金属接点層36が用いられる。
できると考えられる。 イ第3図に本発明
により作られた長波長0.3−1,6μm)レーザとF
ETとから成るモノリシック集積回路30の側面図を示
す。集積回路構造は半絶縁性InP基板31上に形成さ
れる。抑制層32及び34が活性層33を囲む。活性層
33は典型的には、工nPに格子整合した組成を有する
In Ga As P で作られた埋込みへテロ構造
レーザであシ所望の周波数で発生する。電流を特定の領
域にとじこめるために絶縁層35が用いられ、レーザへ
の金属接触として金属接点層36が用いられる。
レーザはチャネル層31(通常はInPに格子整合した
In Ga As ) 、ドレイン接点38及びソース
接点39から成るFET回路により駆動される。ゲート
成極40はGa As層41上に形成される。このよう
な構造により、効率が上がるとともに集積度が高くなシ
、大量生産の可能性が大きくなり、そして価格が下がる
と考えられる。
In Ga As ) 、ドレイン接点38及びソース
接点39から成るFET回路により駆動される。ゲート
成極40はGa As層41上に形成される。このよう
な構造により、効率が上がるとともに集積度が高くなシ
、大量生産の可能性が大きくなり、そして価格が下がる
と考えられる。
第1図はガリウムヒ素障壁層を有する電界効果トランジ
スタの側面図、 第2図は障壁層の厚さが異なる2つの構造に対し、ゲー
ト電極の関数としてゲート逆もれ゛電流を示す図、 第3図はモノリシック集積FETレーザ構造の側面図で
ある。 〔主要部分の符号の説明〕 半導体デバイス・・・10、 第1エピタキシャル領域・・・13、 ゲート電極・・・19 第2エピタキシャル領域・・・14、 ソース電極・・・16、 ドレイン電極・・・17゜ FIG、/ 曵 FIG、 2 ゲート電極fVl FIG、 3
スタの側面図、 第2図は障壁層の厚さが異なる2つの構造に対し、ゲー
ト電極の関数としてゲート逆もれ゛電流を示す図、 第3図はモノリシック集積FETレーザ構造の側面図で
ある。 〔主要部分の符号の説明〕 半導体デバイス・・・10、 第1エピタキシャル領域・・・13、 ゲート電極・・・19 第2エピタキシャル領域・・・14、 ソース電極・・・16、 ドレイン電極・・・17゜ FIG、/ 曵 FIG、 2 ゲート電極fVl FIG、 3
Claims (1)
- 【特許請求の範囲】 1、少くとも1つの半導体素子を含む半導体デバイスで
あつて、該素子は、 InPまたはInPにほぼ格子整合されたIII−V半導
体化合物を含む第1のエピタキシ ャル領域と、 ゲート電極と、 該第1エピタキシャル領域と該ゲート電 極の両方に接触する第2のエピタキシャル 領域とを含み、 該第2エピタキシャル領域は厚さが70 nmより大きいガリウムヒ素から不質的に 成ることを特徴とする半導体デバイス。 2、特許請求の範囲第1項記載のデバイスにおいて、 該ガリウムヒ素の厚さは80nmより大 きいことを特徴とする半導体デバイス。 3、特許請求の範囲第1項または第2項記載のデバイス
において、 該ガリウムヒ素の厚さは100nmと400nmの間で
あることを特徴とする半導体デ バイス。 4、特許請求の範囲第1項、2項または3項記載のデバ
イスにおいて、 該ガリウムヒ素の厚さは約130nmで あることを特徴とする半導体デバイス。 5、特許請求の範囲第1項記載のデバイスにおいて、 該半導体素子は、該第1または第2エピ タキシャル領域のどちらかに接触するソー ス及びドレイン電極を含む電界効果トラン ジスタの一部であり、該第1及び第2エピ タキシャル領域はn型伝導度を有すること を特徴とする半導体デバイス。 6、特許請求の範囲第5項記載のデバイスにおいて、 該第1エピタキシャル領域はInP、In_0_._5
Ga_0_._4_7As及びIn_0_._5_2A
l_0_._4_8Asから成る群から選択された少く
とも1つのIII−V半導 体化合物から成ることを特徴とする半導体 デバイス。 7、特許請求の範囲第6項記載のデバイスにおいて、 該第1エピタキシャル領域はn型In_0_._5_3
Ga_0_._4_7Asから成ることを特徴とする半
導体デバイス。 8、特許請求の範囲第7項記載のデバイスにおいて、 該ソース及びドレイン電極は該第2エピ タキシャル領域に接触することを特徴とす る半導体デバイス。 9、特許請求の範囲第1項記載のデバイスにおいて、 該デバイスは半導体レーザを含むことを 特徴とする半導体デバイス。 10、特許請求の範囲第1項記載のデバイスにおいて、 該デバイスは光検出器を含むことを特徴 とする半導体デバイス。
Applications Claiming Priority (2)
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---|---|---|---|
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---|---|
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---|---|---|---|
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JP (1) | JP2636840B2 (ja) |
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GB2012480A (en) * | 1978-01-12 | 1979-07-25 | Plessey Co Ltd | Heterostructure field effect transistors |
FR2465318A1 (fr) * | 1979-09-10 | 1981-03-20 | Thomson Csf | Transistor a effet de champ a frequence de coupure elevee |
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-
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- 1986-06-11 DE DE8686107956T patent/DE3671328D1/de not_active Expired - Fee Related
- 1986-06-11 EP EP86107956A patent/EP0205164B1/en not_active Expired
- 1986-06-13 JP JP61136381A patent/JP2636840B2/ja not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS61225874A (ja) * | 1985-03-29 | 1986-10-07 | Sumitomo Electric Ind Ltd | 電界効果トランジスタ |
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---|---|
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EP0205164A2 (en) | 1986-12-17 |
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EP0205164B1 (en) | 1990-05-16 |
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