JP3601649B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタ Download PDFInfo
- Publication number
- JP3601649B2 JP3601649B2 JP33856697A JP33856697A JP3601649B2 JP 3601649 B2 JP3601649 B2 JP 3601649B2 JP 33856697 A JP33856697 A JP 33856697A JP 33856697 A JP33856697 A JP 33856697A JP 3601649 B2 JP3601649 B2 JP 3601649B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- resistance
- barrier layer
- low
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005669 field effect Effects 0.000 title claims description 81
- 230000004888 barrier function Effects 0.000 claims description 107
- 239000000463 material Substances 0.000 claims description 52
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 50
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 22
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims description 9
- 238000000034 method Methods 0.000 description 42
- 239000000758 substrate Substances 0.000 description 20
- 238000005530 etching Methods 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 12
- 238000000206 photolithography Methods 0.000 description 7
- 230000001681 protective effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 125000005842 heteroatom Chemical group 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の属する技術分野】
この発明は、電界効果トランジスタの構造に関するものである。
【0002】
【従来の技術】
一般に、電界効果トランジスタの性能を向上させるには、電子走行層の高密度薄層化が要求される。しかしながら、ゲート電極の直下に電子走行層が存在する構造の電界効果トランジスタにおいて、電子走行層の高濃度薄層化を行なった場合、ゲート耐圧の低下を伴うため、トランジスタの性能向上が制限される。この欠点を克服するため、図8に示すような絶縁ゲート型ヘテロ構造の電界効果トランジスタ1が提案されている。
【0003】
この電界効果トランジスタ1は、半絶縁性GaAs基板2上に、それぞれ、エピタキシャル成長法により、高抵抗半導体バッファ層3を形成し、この高抵抗バッファ層3上に、n−GaAsからなる低抵抗の電子走行層4を形成し、この電子走行層4上に、アンドープの高バンドギャップ材料である、たとえばi−AlGaAsからなる高抵抗の障壁層5を形成し、さらに、その上に、n−GaAsからなる低抵抗コンタクト層6を形成してなる積層構造を有している。
【0004】
上述の低抵抗コンタクト層6の表面には、オーミック電極からなるソース電極7およびドレイン電極8が形成され、それによって、ソースおよびドレイン各領域が形成される。また、低抵抗コンタクト層6の一部は除去され、それによって露出した障壁層5の表面には、ショットキー電極からなるゲート電極9が形成され、ここにゲート領域が形成される。
【0005】
この電界効果トランジスタ1の構造によれば、低抵抗の電子走行層4上に高抵抗の障壁層5を配しているので、前述したようなゲート耐圧の低下にあまり煩わされることなく、電子走行層4のさらなる高濃度薄層化を図ることができ、応じて、電界効果トランジスタ1の性能向上を図ることができる。
しかしながら、図8に示した電界効果トランジスタ1では、低抵抗コンタクト層6と低抵抗の電子走行層4との間に、高抵抗かつ高バンドギャップ材料からなる障壁層5を配しているため、ソースおよびドレイン各領域から電子走行層4に至るアクセス抵抗(ソース/ゲート間またはドレイン/ゲート間の直列抵抗)が大きくなる欠点がある。
【0006】
この欠点を克服する方法として、(1)ソースおよびドレイン各領域に選択イオン注入を行なう方法(DMT:Doped channel hetero Mis−FET)や、(2)ソースおよびドレイン各領域に低抵抗結晶を再成長する方法(DC−HIGFET:Doped Channel Hetero Insulation Gate FET)など、ソースおよびドレイン各領域の直列抵抗成分を低減する方法が、提案されている。
【0007】
図9には、上述した(1)選択イオン注入法を採用して得られたイオン注入絶縁ゲート型電界効果トランジスタ10が示されている。ソースおよびドレイン各領域には、イオン注入による低抵抗Siドープイオン注入層11が形成されている。
また、図10には、上述した(2)選択再成長法を採用して得られた選択再成長絶縁ゲート型電界効果トランジスタ12が示されている。ソースおよびドレイン各領域には、低抵抗結晶の再成長による低抵抗のn−GaAs再成長層13が形成されている。
【0008】
なお、図9および図10において、図8に示した要素に相当する要素には、同様の参照符号を付し、重複する説明は省略する。
【0009】
【発明が解決しようとする課題】
しかしながら、上述した図9および図10に示した電界効果トランジスタ10および12にも、それぞれ、次のような解決されるべき問題がある。
図9に示した選択イオン注入法では、エピタキシャル成長後において、さらに、イオン注入、保護膜形成(約300℃、プラズマプロセス)、熱処理(約800℃)、次いで保護膜剥離といった複雑で長時間の工程を施す必要がある。そのため、電界効果トランジスタ10を製造するためのコストが高くなるとともに、電界効果トランジスタ10の特性の再現性や均一性に劣るという問題に遭遇する。
【0010】
また、上述の工程中の高温熱処理過程では、予めエピタキシャル成長で制御した不純物分布が乱されてしまう可能性があり、さらに、保護膜形成時にプラズマプロセスを行なうため、GaAs基板2およびその上に形成された半導体層3〜5に大量のダメージが導入される可能性がある。
他方、図10に示した選択再成長法では、GaAs基板2上にエピタキシャル成長された半導体層3〜5を一旦形成した後、保護膜等のパターンを形成し、それをマスクとして半導体層3〜5の各々のエッチングを行ない、再度エピタキシャル成長する、といった複雑なプロセスを実施する。そのため、上述したイオン注入法の場合と同様に、工程が複雑で所要時間も長く、製造コストが高くなるとともに、電界効果トランジスタ12の特性の再現性や均一性に劣るという問題に遭遇する。
【0011】
さらに、選択再成長法では、パターンを形成する保護膜には、成長選択性が要求され、しかも再成長界面には大量の不純物が残留し、このことが電界効果トランジスタ12の信頼性や特性に影響を及ぼす。
以上のように、図9および図10にそれぞれ示した構造の電界効果トランジスタ10および12は、いずれも、それを得るための製造工程が複雑で、再現性や信頼性が悪く、その結果、逆に特性が劣化されてしまう可能性があるという問題がある。また、両者に共通して、電界効果トランジスタ10および12の各々において、フォトリソグラフィ工程が可能な程度のパターン間隔(ゲート/ソース間隔、ゲート/ドレイン間隔)が必要となるため、複雑な工程を経た割りには、期待したほど、直列抵抗の低減がなされておらず、実用化には至っていないのが現状である。
【0012】
そこで、この発明の目的は、上述したような選択イオン注入や選択再成長技術を用いず、エピタキシャル成長とエッチングプロセスとにより製造できるとともに、直列抵抗(アクセス抵抗)を低減できる構造を有する電界効果トランジスタを提供しようとすることである。
【0013】
【課題を解決するための手段】
この発明は、電子走行層、障壁層および低抵抗コンタクト層を順次積層した積層構造を有し、ソースおよびドレイン各領域において、低抵抗コンタクト層の表面にオーミック電極をもってソース電極およびドレイン電極がそれぞれ形成され、ゲート領域において、低抵抗コンタクト層が除去され、それによって露出した障壁層の表面にショットキー電極をもってゲート電極が形成された、電界効果トランジスタに向けられるものであって、上述した技術的課題を解決するため、次のような構成を備えることを特徴としている。
【0014】
すなわち、この発明では、電子走行層が、これに接する障壁層より大きな電子親和力を有する材料から構成され、かつ、低抵抗コンタクト層が、これに接する障壁層と同じ電子親和力を有する材料から構成される。さらに、障壁層が高抵抗とされ、電子走行層が低抵抗とされる。さらに、障壁層は、5nm以上、15nm以下の厚みを有している。しかも、電子走行層がn型InGaAs層、障壁層がアンドープGaAs層、低抵抗コンタクト層がn型GaAs層とされる必要がある。あるいは、電子走行層がn型InGaAs層、障壁層がアンドープAlGaAs層、低抵抗コンタクト層がn型AlGaAs層という組み合わせでもよい。
【0015】
また、この発明に係る電界効果トランジスタは、障壁層に接する側とは逆側において電子走行層に接するように積層されるバッファ層をさらに備えていてもよく、この場合には、好ましくは、バッファ層は、電子走行層と同じ電子親和力を有しかつドープされていない第1のバッファ層と、電子走行層より小さい電子親和力を有しかつドープされていない第2のバッファ層との積層構造を備え、第1のバッファ層が電子走行層に接している。
【0016】
【実施例1】
図1には、この発明の実施例1による電界効果トランジスタ21の断面構造が図解的に示されている。
図1を参照して、電界効果トランジスタ21は、半絶縁性GaAs基板22を含む。
【0017】
GaAs基板22上には、エピタキシャル成長法により、キャリア濃度1×1016cm−3以下の高抵抗半導体バッファ層23が形成される。
高抵抗半導体バッファ層23上には、エピタキシャル成長法により、Siドープされたn−InGaAsからなる低抵抗の電子走行層24が形成される。
電子走行層24上には、エピタキシャル成長法により、残留キャリア濃度1016cm−3以下のアンドープのi−GaAsからなる高抵抗の障壁層25が形成される。前述の電子走行層24を構成する材料は、これに接する、すなわち直上の障壁層25を構成する材料より大きな電子親和力を有している。
【0018】
障壁層25上には、エピタキシャル成長法により、Siドープされたn−GaAsからなる低抵抗コンタクト層26が形成される。この低抵抗コンタクト層26を構成する材料は、これに接する、すなわち直下の障壁層25を構成する材料と同じ電子親和力を有している。
このように、GaAs基板22上に、高抵抗バッファ層23、電子走行層24、障壁層25および低抵抗コンタクト層26が順次積層された積層構造を得た後、メサエッチングまたはイオン注入により素子間分離が行なわれる。
【0019】
その後、低抵抗コンタクト層26の表面には、フォトリソグラフィ、蒸着、およびリフトオフ法により、たとえばAuGe/Ni/Auオーミック電極からなるソース電極27およびドレイン電極28が形成され、それによって、ソースおよびドレイン各領域が形成される。
また、再びフォトリソグラフィにより、ゲートパターンが開口され、この開口領域において、少なくとも低抵抗コンタクト層26の厚み分がエッチングにより除去される。この除去によって露出した障壁層25の表面には、蒸着およびリフトオフ法により、たとえばTi/Pt/Auショットキー電極からなるゲート電極29が形成され、ここにゲート領域が形成される。
【0020】
このようにして、電界効果トランジスタ21が完成される。
図2には、上述した構造の電界効果トランジスタ21のソース電極27(またはドレイン電極28)下、およびゲート電極29下の伝導帯下端エネルギーバンド図が示されている。また、図3には、図8に示した従来の電界効果トランジスタ1のソース電極7(またはドレイン電極8)下、およびゲート電極9下の伝導帯下端エネルギーバンド図が示されている。
【0021】
図3に示すように、従来の電界効果トランジスタ1では、高抵抗の障壁層5が、低抵抗コンタクト層6および低抵抗の電子走行層4よりもエネルギー的に高く、そのため、ソース電極7(またはドレイン電極8)から電子走行層4に至るまでの抵抗(アクセス抵抗)が非常に大きくなってしまう。
これに対して、この発明の実施例1に係る電界効果トランジスタ21では、低抵抗コンタクト層26と高抵抗の障壁層25とを同じ電子親和力を有する材料で構成しているため、図2に示すように、エネルギー障壁は、障壁層25と電子走行層24との間に形成されるスパイクのみとなる。このような単一ヘテロ接合の場合、ポテンシャル形状は、図2に示すように、近似的に三角形となり、実効的な障壁厚が薄くなるため、電子のトンネリング確率が増加する。
【0022】
この電界効果トランジスタ21において、障壁層25は、5nm以上、15nm以下の厚みを有するアンドープ層をもって構成されている。障壁層25の厚みをこのように選ぶことにより、このヘテロ構造の電界効果トランジスタ21の、電界効果トランジスタとしての性能を適正に発揮させることができる。すなわち、この厚みを5nm以上とすることにより、ゲート電極29下での電子の流れを遮る機能を十分に発揮させることができ、他方、この厚みを15nm以下とすることにより、低抵抗コンタクト層26から障壁層25を通って電子走行層24に至る電子の流れを円滑なものとすることができる。
【0023】
また、低抵抗コンタクト層26と障壁層25とは、電子親和力が同じ材料であるため、伝導帯不連続(ΔEc )が形成されず、低抵抗コンタクト層26側から見た実質的な障壁高さは、ΔEc 分低くなり、そのため、障壁を越えて電子走行層24側に流入する熱イオン化電流成分が大きくなる。
以上のような理由から、ソース電極27またはドレイン電極28から電子走行層24に至るアクセス抵抗を小さくすることができる。
【0024】
なお、この実施例1で示した電界効果トランジスタ21において、低抵抗コンタクト層26、障壁層25、電子走行層24、および基板22の各材料は、それぞれ、GaAs、GaAs、InGaAs、およびGaAsであったが、この組合せに限らず、以下の表1の最上位行に示すような、それぞれ、AlGaAs、AlGaAs、InGaAs、およびGaAsという材料の組合せも可能である。なお、それ以外の材料の組み合わせは参考例である。
【0025】
【表1】
【0026】
【参考例1】
図4には、この発明の参考例1による電界効果トランジスタ31の断面構造が図解的に示されている。なお、図4において、前述した図1に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。図4を参照して、電界効果トランジスタ31を得るため、実施例1の場合と実質的に同様の方法をもって、半絶縁性GaAs基板22上に、キャリア濃度1×1016cm-3以下の高抵抗半導体バッファ層23、Siドープされたn−InGaAsからなる低抵抗の電子走行層24、および、残留キャリア濃度1016cm-3以下のアンドープのi−GaAsからなる第1の高抵抗の障壁層25aが順次形成される。ここで、実施例1の場合と同様、電子走行層24を構成する材料は、これに接する、すなわち直上の第1の障壁層25aを構成する材料より大きな電子親和力を有している。
【0027】
さらに、この参考例1では、第1の障壁層25a上に、エピタキシャル成長法により、残留キャリア濃度1016cm-3以下のアンドープのi−InGaPからなる第2の高抵抗の障壁層32が形成される。第2の障壁層32上には、エピタキシャル成長法により、Siドープされたn−InGaPからなる低抵抗コンタクト層26が形成される。この低抵抗コンタクト層26を構成する材料は、これに接する、すなわち直下の第2の障壁層32を構成する材料と同じ電子親和力を有している。
【0028】
このように、GaAs基板22上に、高抵抗バッファ層23、電子走行層24、第1の障壁層25a、第2の障壁層32および低抵抗コンタクト層26が順次積層された積層構造を得た後、メサエッチングまたはイオン注入により素子間分離が行なわれる。
その後、低抵抗コンタクト層26の表面には、実施例1と同様の方法および材料をもって、ソース電極27およびドレイン電極28が形成され、それによって、ソースおよびドレイン各領域が形成される。
【0029】
また、再びフォトリソグラフィにより、ゲートパターンが開口され、この開口領域において、少なくとも低抵抗コンタクト層26および第2の障壁層32の厚み分がエッチングにより除去される。この除去によって露出した第1の障壁層25aの表面には、実施例1と同様の方法および材料をもって、ゲート電極29が形成され、ここにゲート領域が形成される。
【0030】
このようにして、電界効果トランジスタ31が完成される。この参考例1に係る電界効果トランジスタ31において採用される積層構造は、実施例1の積層構造における障壁層25に相当する部分を2層構造としたもので、下層に第1の障壁層25aとして電子走行層24よりも電子親和力の小さい材料、上層に第2の障壁層32として第1の障壁層25aよりは小さいが低抵抗コンタクト層26と同じ電子親和力を有する材料を積層した構造である。
【0031】
基本的には、この参考例1におけるアクセス抵抗の低抵抗化の原理は、実施例1と同じであり、上述のように障壁層を第1および第2の障壁層25aおよび32というように2層構造としても、この発明の効果を得ることができる。なお、この参考例1で示した電界効果トランジスタ31において、低抵抗コンタクト層26、第2の障壁層32、第1の障壁層25a、電子走行層24、および基板22の各材料は、それぞれ、InGaP、InGaP、GaAs、InGaAs、およびGaAsであったが、この組合せに限らず、以下の表2に示すような他の材料の組合せも可能である。
【0032】
【表2】
【0033】
【参考例2】
図5には、この発明の参考例2による電界効果トランジスタ41の断面構造が図解的に示されている。なお、図5において、前述した図1または図4に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。図5を参照して、電界効果トランジスタ41を得るため、参考例1の場合と実質的に同様の方法をもって、半絶縁性GaAs基板22上に、キャリア濃度1×1016cm-3以下の高抵抗半導体バッファ層23、Siドープされたn−InGaAsからなる低抵抗の電子走行層24、残留キャリア濃度1016cm-3以下のアンドープのi−GaAsからなる第1の高抵抗の障壁層25a、および、残留キャリア濃度1016cm-3以下のアンドープのi−InGaAsからなる第2の高抵抗の障壁層32が順次形成される。ここで、実施例1および参考例1の場合と同様、電子走行層24を構成する材料は、これに接する、すなわち直上の第1の障壁層25aを構成する材料より大きな電子親和力を有している。
【0034】
さらに、この参考例2では、第2の障壁層32上に、エピタキシャル成長法により、残留キャリア濃度1016cm-3以下のアンドープのi−InGaPからなる第3の高抵抗の障壁層42が形成される。第3の障壁層42上には、エピタキシャル成長法により、Siドープされたn−InGaPからなる低抵抗コンタクト層26が形成される。この低抵抗コンタクト層26を構成する材料は、これに接する、すなわち直下の第3の障壁層42を構成する材料と同じ電子親和力を有している。
【0035】
このように、GaAs基板22上に、高抵抗バッファ層23、電子走行層24、第1の障壁層25a、第2の障壁層32、第3の障壁層42および低抵抗コンタクト層26が順次積層された積層構造を得た後、メサエッチングまたはイオン注入により素子間分離が行なわれる。
その後、低抵抗コンタクト層26の表面には、実施例1と同様の方法および材料をもって、ソース電極27およびドレイン電極28が形成され、それによって、ソースおよびドレイン各領域が形成される。
【0036】
また、再びフォトリソグラフィにより、ゲートパターンが開口され、この開口領域において、少なくとも低抵抗コンタクト層26ならびに第2および第3の障壁層32および42の厚み分がエッチングにより除去される。この除去によって露出した第1の障壁層25aの表面には、実施例1および参考例1と同様の方法および材料をもって、ゲート電極29が形成され、ここにゲート領域が形成される。
【0037】
このようにして、電界効果トランジスタ41が完成される。この参考例2に係る電界効果トランジスタ41において採用される積層構造は、実施例1の積層構造における障壁層25に相当する部分を3層構造としたもので、下層に第1の障壁層25aとして電子走行層24よりも電子親和力の小さいGaAs、中間層に第2の障壁層32として第1の障壁層25aより電子親和力の大きなi−InGaAs、上層に第3の障壁層42として第2の障壁層32よりは小さいが低抵抗コンタクト層26と同じ電子親和力を有するi−InGaPを積層した構造である。
【0038】
基本的には、この参考例2におけるアクセス抵抗の低抵抗化の原理は、実施例1および参考例1と同じであり、上述のように障壁層を第1、第2および第3の障壁層25a、32および42というように多層構造としても、この発明の効果を得ることができる。なお、この参考例2で示した電界効果トランジスタ41において、低抵抗コンタクト層26、第3の障壁層42、第2の障壁層32、第1の障壁層25a、電子走行層24、および基板22の各材料は、それぞれ、InGaP、InGaP、InGaAs、GaAs、InGaAs、およびGaAsであったが、この組合せに限らず、以下の表3に示すような他の材料の組合せも可能である。
【0039】
【表3】
【0040】
【参考例3】
図6には、この発明の参考例3による電界効果トランジスタ51の断面構造が図解的に示されている。なお、図6において、前述した図1に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。図6を参照して、電界効果トランジスタ51を得るため、実施例1の場合と実質的に同様の方法をもって、半絶縁性GaAs基板22上に、キャリア濃度1×1016cm-3以下の高抵抗半導体バッファ層23がまず形成される。
【0041】
次に、高抵抗半導体バッファ層23上には、エピタキシャル成長法によって、Siドープされたn−GaAsからなる第1の低抵抗の電子走行層52が形成される。
次いで、第1の電子走行層52上に、実施例1の場合と実質的に同様の方法をもって、Siドープされたn−InGaAsからなる第2の低抵抗の電子走行層24a、残留キャリア濃度1016cm−3以下のアンドープのi−GaAsからなる高抵抗の障壁層25、および、Siドープされたn−GaAsからなる低抵抗コンタクト層26が順次形成される。ここで、実施例1の場合と同様、第2の電子走行層24aを構成する材料は、これに接する、すなわち直上の障壁層25を構成する材料より大きな電子親和力を有しており、また、低抵抗コンタクト層26を構成する材料は、これに接する、すなわち直下の障壁層25を構成する材料と同じ電子親和力を有している。
【0042】
このように、GaAs基板22上に、高抵抗バッファ層23、第1の電子走行層52、第2の電子走行層24a、障壁層25および低抵抗コンタクト層26が順次積層された積層構造を得た後、メサエッチングまたはイオン注入により素子間分離が行なわれる。
その後、低抵抗コンタクト層26の表面には、実施例1と同様の方法および材料をもって、ソース電極27およびドレイン電極28が形成され、それによって、ソースおよびドレイン各領域が形成される。
【0043】
また、再びフォトリソグラフィにより、ゲートパターンが開口され、この開口領域において、少なくとも低抵抗コンタクト層26の厚み分がエッチングにより除去される。この除去によって露出した障壁層25の表面には、実施例1と同様の方法および材料をもって、ゲート電極29が形成され、ここにゲート領域が形成される。
【0044】
このようにして、電界効果トランジスタ51が完成される。この参考例3に係る電界効果トランジスタ51において採用される積層構造は、実施例1の積層構造における電子走行層24に相当する部分を2層構造としたもので、基本的には、この参考例3におけるアクセス抵抗の低抵抗化の原理は、実施例1と同じである。このように電子走行層を第1および第2の電子走行層52および24aというように2層ないしは多層構造としても、この発明の効果を得ることができる。
【0045】
なお、この参考例3で示した電界効果トランジスタ51において、低抵抗コンタクト層26、障壁層25、第2の電子走行層24a、第1の電子走行層52、および基板22の各材料は、それぞれ、GaAs、GaAs、InGaAs、GaAsおよびGaAsであったが、この組合せに限らず、以下の表4に示すような他の材料の組合せも可能である。
【0046】
【表4】
【0047】
【実施例2】
図7には、この発明の実施例2による電界効果トランジスタ61の断面構造が図解的に示されている。なお、図7において、前述した図1に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。この電界効果トランジスタ61は、図1に示した実施例1に係る電界効果トランジスタ21と比較して、次の点で異なっている。すなわち、電界効果トランジスタ21における高抵抗半導体バッファ層23が、この電界効果トランジスタ61では、第1のバッファ層62と第2のバッファ層63との積層構造とされている。
【0048】
より詳細には、第1のバッファ層62は、電子走行層24と同じ電子親和力を有し、他方、第2のバッファ層63は、電子走行層24より小さい電子親和力を有しており、第1のバッファ層62が電子走行層24に接している。具体的には、第1のバッファ層62は、残留キャリア濃度1016cm−3以下のアンドープのi−InGaAsからなり、高抵抗である。他方、第2のバッファ層63は、電界効果トランジスタ21における高抵抗半導体バッファ層23と同様、残留キャリア濃度1016cm−3以下のアンドープのi−GaAsからなり、高抵抗である。第1および第2のバッファ層62および63の厚みは、それぞれ、たとえば、5nmおよび500nmとされる。
【0049】
図7を参照して、電界効果トランジスタ61を得るため、エピタキシャル成長法により、半絶縁性GaAs基板22上に、第2のバッファ層63がまず形成される。
次に、第2のバッファ層63上には、エピタキシャル成長法により、第1のバッファ層62が形成される。
【0050】
次に、第1のバッファ層63上には、エピタキシャル成長法によって、残留キャリア濃度5×1018cm−3のSiドープされたn−InGaAsからなる電子走行層24がたとえば厚み10nmをもって形成される。
次いで、電子走行層24上に、実施例1の場合と実質的に同様の方法をもって、残留キャリア濃度1015cm−3以下のアンドープのi−GaAsからなる厚み15nmの高抵抗の障壁層25、および、残留キャリア濃度6×1018cm−3のSiドープされたn−GaAsからなる厚み100nmの低抵抗コンタクト層26が順次形成される。
【0051】
このように、GaAs基板22上に、第2のバッファ層63、第1のバッファ層62、電子走行層24、障壁層25および低抵抗コンタクト層26が順次積層された積層構造を得た後、メサエッチングまたはイオン注入により素子間分離が行なわれる。
その後、低抵抗コンタクト層26の表面には、実施例1と同様の方法および材料をもって、ソース電極27およびドレイン電極28が形成され、それによって、ソースおよびドレイン各領域が形成される。
【0052】
また、再びフォトリソグラフィにより、ゲートパターンが開口され、この開口領域において、少なくとも低抵抗コンタクト層26の厚み分がエッチングにより除去される。この除去によって露出した障壁層25の表面には、実施例1と同様の方法および材料をもって、ゲート電極29が形成され、ここにゲート領域が形成される。
【0053】
このようにして、電界効果トランジスタ61が完成される。この実施例2に係る電界効果トランジスタ61によれば、アンドープのi−InGaAsからなる第1のバッファ層62は、Siドープされたn−InGaAsからなる電子走行層24と同じ組成を有しており、この電子走行層24とアンドープのi−GaAsからなる第2のバッファ層63との間にキャリア濃度の低い部分をもたらす。したがって、第1のバッファ層62は、電子走行層24と第2のバッファ層63との間のヘテロ接合によって引き起こされる電子走行層24の空乏化を防ぎ、また、電子走行層24のキャリアの減少を防ぐ。この結果、電界効果トランジスタ61は、電界効果トランジスタ21に比べて、より優れた特性を示すことになる。
【0054】
なお、この実施例2で示した電界効果トランジスタ61において、低抵抗コンタクト層26、障壁層25、電子走行層24、および基板22の各材料は、それぞれ、GaAs、GaAs、InGaAs、およびGaAsであったが、この組合せに限らず、実施例1の場合と同様、それぞれ、AlGaAs、AlGaAs、InGaAs、およびGaAsという材料の組合せも可能である。
【0056】
【発明の効果】
以上の実施例からわかるように、この発明によれば、電子走行層が、これに接する障壁層より大きな電子親和力を有する材料から構成され、かつ、低抵抗コンタクト層が、これに接する障壁層と同じ電子親和力を有する材料から構成されていることから、エピタキシャル成長とリセスエッチングとの組合せのみの簡単な工程によって、アクセス抵抗(ソース/ゲート間またはドレイン/ゲート間の直列抵抗)が低く、したがって、相互コンダクタンスおよび遮断周波数の高い電界効果トランジスタを得ることができる。
【0057】
この発明は、障壁層が高抵抗とされ、電子走行層が低抵抗とされた、たとえば絶縁ゲート型ヘテロ構造の電界効果トランジスタに適用されるので、その意義がより深いものとなる。なぜなら、障壁層(電子供給層)が低抵抗とされ、電子走行層が高抵抗とされた、たとえば高電子移動度トランジスタ(HEMT)の場合には、他に、より効果的な性能向上のための手段が存在するからである。
【0058】
また、この発明では、上述のように、障壁層が高抵抗とされ、電子走行層が低抵抗とされながら、障壁層25が、5nm以上、15nm以下の厚みを有しているので、電界効果トランジスタとしての性能をより適正に発揮させることができる。なぜなら、この厚みを5nm以上とすることにより、ゲート電極下での電子の流れを遮る機能を十分に発揮させることができ、また、この厚みを15nm以下とすることにより、低抵抗コンタクト層から障壁層を通って電子走行層に至る電子の流れを円滑なものとすることができるからである。
【0059】
また、この発明に係る電界効果トランジスタにおいて、障壁層に接する側とは逆側において電子走行層に接するように積層されるバッファ層をさらに備えており、このバッファ層が、電子走行層と同じ電子親和力を有しかつドープされていない第1のバッファ層と、電子走行層より小さい電子親和力を有しかつドープされていない第2のバッファ層との積層構造を備え、第1のバッファ層が電子走行層に接するように構成されると、第1のバッファ層によって、電子走行層と第2のバッファ層との間にキャリア濃度の低い部分がもたらされる。したがって、たとえば絶縁ゲート型ヘテロ構造の電界効果トランジスタに適用されたとき、第1のバッファ層は、電子走行層と第2のバッファ層との間のヘテロ接合によって引き起こされる電子走行層の空乏化を防ぎ、また、電子走行層のキャリアの減少を防ぐように機能するので、電界効果トランジスタの特性をより優れたものとすることができる。
【図面の簡単な説明】
【図1】この発明の実施例1による電界効果トランジスタ21を図解的に示す断面構造図である。
【図2】図1に示した電界効果トランジスタのソース電極27(またはドレイン電極28)下、およびゲート電極29下の伝導帯下端エネルギーバンド図である。
【図3】図8に示した従来の電界効果トランジスタのソース電極7(またはドレイン電極8)下、およびゲート電極9下の伝導帯下端エネルギーバンド図である。
【図4】この発明の参考例1による電界効果トランジスタ31を図解的に示す断面構造図である。
【図5】この発明の参考例2による電界効果トランジスタ41を図解的に示す断面構造図である。
【図6】この発明の参考例3による電界効果トランジスタ51を図解的に示す断面構造図である。
【図7】この発明の実施例2による電界効果トランジスタ61を図解的に示す断面構造図である。
【図8】第1の従来技術による電界効果トランジスタ1を図解的に示す断面構造図である。
【図9】第2の従来技術による電界効果トランジスタ10を図解的に示す断面構造図である。
【図10】第3の従来技術による電界効果トランジスタ12を図解的に示す断面構造図である。
【符号の説明】
21,31,41,51,61 電界効果トランジスタ22 GaAs基板24,24a,52 電子走行層25,25a,32,42 障壁層26 低抵抗コンタクト層27 ソース電極28 ドレイン電極29 ゲート電極62 第1のバッファ層63 第2のバッファ層
Claims (3)
- 電子走行層、障壁層および低抵抗コンタクト層を順次積層した積層構造を有し、ソースおよびドレイン各領域において、前記低抵抗コンタクト層の表面にオーミック電極をもってソース電極およびドレイン電極がそれぞれ形成され、ゲート領域において、前記低抵抗コンタクト層が除去され、それによって露出した前記障壁層の表面にショットキー電極をもってゲート電極が形成された、電界効果トランジスタにおいて、
前記障壁層がアンドープGaAs層であり、前記電子走行層が、これに接する前記障壁層より大きな電子親和力を有する材料であるn型InGaAs層から構成され、かつ、前記低抵抗コンタクト層が、これに接する前記障壁層と同じ電子親和力を有する材料であるn型GaAs層から構成され、
前記障壁層が高抵抗であり、前記電子走行層が低抵抗であり、
前記障壁層が、5nm以上、15nm以下の厚みを有する、
電界効果トランジスタ。 - 電子走行層、障壁層および低抵抗コンタクト層を順次積層した積層構造を有し、ソースおよびドレイン各領域において、前記低抵抗コンタクト層の表面にオーミック電極をもってソース電極およびドレイン電極がそれぞれ形成され、ゲート領域において、前記低抵抗コンタクト層が除去され、それによって露出した前記障壁層の表面にショットキー電極をもってゲート電極が形成された、電界効果トランジスタにおいて、
前記障壁層がアンドープAlGaAs層であり、前記電子走行層が、これに接する前記障壁層より大きな電子親和力を有する材料であるn型InGaAs層から構成され、かつ、前記低抵抗コンタクト層が、これに接する前記障壁層と同じ電子親和力を有する材料であるn型AlGaAs層から構成され、
前記障壁層が高抵抗であり、前記電子走行層が低抵抗であり、
前記障壁層が、5nm以上、15nm以下の厚みを有する、
電界効果トランジスタ。 - 前記障壁層に接する側とは逆側において前記電子走行層に接するように積層されるバッファ層をさらに備え、前記バッファ層は、前記電子走行層と同じ電子親和力を有しかつドープされていない第1のバッファ層と、前記電子走行層より小さい電子親和力を有しかつドープされていない第2のバッファ層との積層構造を備え、前記第1のバッファ層が前記電子走行層に接している、請求項1または2に記載の電界効果トランジスタ。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33856697A JP3601649B2 (ja) | 1996-12-25 | 1997-12-09 | 電界効果トランジスタ |
EP19970122413 EP0851510A3 (en) | 1996-12-25 | 1997-12-18 | Field effect transistor |
KR1019970071954A KR100548047B1 (ko) | 1996-12-25 | 1997-12-22 | 전계효과트랜지스터 |
CA002225844A CA2225844C (en) | 1996-12-25 | 1997-12-23 | Field effect transistor |
NO19976070A NO322204B1 (no) | 1996-12-25 | 1997-12-23 | Felteffekttransistor |
US08/998,248 US6008509A (en) | 1996-12-25 | 1997-12-24 | Field effect transistor |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34479596 | 1996-12-25 | ||
JP8-344795 | 1996-12-25 | ||
JP33856697A JP3601649B2 (ja) | 1996-12-25 | 1997-12-09 | 電界効果トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10242451A JPH10242451A (ja) | 1998-09-11 |
JP3601649B2 true JP3601649B2 (ja) | 2004-12-15 |
Family
ID=26576133
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33856697A Expired - Lifetime JP3601649B2 (ja) | 1996-12-25 | 1997-12-09 | 電界効果トランジスタ |
Country Status (6)
Country | Link |
---|---|
US (1) | US6008509A (ja) |
EP (1) | EP0851510A3 (ja) |
JP (1) | JP3601649B2 (ja) |
KR (1) | KR100548047B1 (ja) |
CA (1) | CA2225844C (ja) |
NO (1) | NO322204B1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5994727A (en) * | 1997-09-30 | 1999-11-30 | Samsung Electronics Co., Ltd. | High performance gaas field effect transistor structure |
JP2001077353A (ja) * | 1999-06-30 | 2001-03-23 | Toshiba Corp | 高電子移動度トランジスタ及び電力増幅器 |
US6821829B1 (en) | 2000-06-12 | 2004-11-23 | Freescale Semiconductor, Inc. | Method of manufacturing a semiconductor component and semiconductor component thereof |
US20060276043A1 (en) * | 2003-03-21 | 2006-12-07 | Johnson Mark A L | Method and systems for single- or multi-period edge definition lithography |
EP1609177A2 (en) * | 2003-03-21 | 2005-12-28 | North Carolina State University | Methods for nanoscale structures from optical lithography and subsequent lateral growth |
US6929987B2 (en) * | 2003-12-23 | 2005-08-16 | Hrl Laboratories, Llc | Microelectronic device fabrication method |
WO2010116700A1 (ja) * | 2009-04-07 | 2010-10-14 | 住友化学株式会社 | 半導体基板、半導体基板の製造方法、および電子デバイス |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6095973A (ja) * | 1983-10-31 | 1985-05-29 | Fujitsu Ltd | 半導体装置 |
JPS60189268A (ja) * | 1984-03-08 | 1985-09-26 | Fujitsu Ltd | 半導体装置 |
US4745447A (en) * | 1985-06-14 | 1988-05-17 | American Telephone And Telegraph Company, At&T Bell Laboratories | Gallium arsenide on gallium indium arsenide Schottky barrier device |
JPS62239584A (ja) * | 1986-04-11 | 1987-10-20 | Hitachi Ltd | 半導体装置 |
US5091759A (en) * | 1989-10-30 | 1992-02-25 | Texas Instruments Incorporated | Heterostructure field effect transistor |
US5150822A (en) * | 1989-10-27 | 1992-09-29 | The Wellcome Foundation Limited | Mixing head for dispensing an actine ingredient |
JP2924239B2 (ja) * | 1991-03-26 | 1999-07-26 | 三菱電機株式会社 | 電界効果トランジスタ |
US5331410A (en) * | 1991-04-26 | 1994-07-19 | Sumitomo Electric Industries, Ltd. | Field effect transistor having a sandwiched channel layer |
FR2684806B1 (fr) * | 1991-12-06 | 1994-03-18 | Picogiga Sa | Composant semiconducteur de puissance de type transistor a effet de champ, notamment a heterojonction. |
JPH06333956A (ja) * | 1992-08-26 | 1994-12-02 | Sanyo Electric Co Ltd | 電界効果型半導体装置 |
JP2611735B2 (ja) * | 1993-12-22 | 1997-05-21 | 日本電気株式会社 | ヘテロ接合fet |
JP2661555B2 (ja) * | 1994-08-16 | 1997-10-08 | 日本電気株式会社 | ヘテロ接合電界効果トランジスタ |
-
1997
- 1997-12-09 JP JP33856697A patent/JP3601649B2/ja not_active Expired - Lifetime
- 1997-12-18 EP EP19970122413 patent/EP0851510A3/en not_active Withdrawn
- 1997-12-22 KR KR1019970071954A patent/KR100548047B1/ko active IP Right Grant
- 1997-12-23 NO NO19976070A patent/NO322204B1/no not_active IP Right Cessation
- 1997-12-23 CA CA002225844A patent/CA2225844C/en not_active Expired - Lifetime
- 1997-12-24 US US08/998,248 patent/US6008509A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH10242451A (ja) | 1998-09-11 |
KR100548047B1 (ko) | 2007-11-09 |
EP0851510A3 (en) | 1999-02-24 |
EP0851510A2 (en) | 1998-07-01 |
CA2225844A1 (en) | 1998-06-25 |
CA2225844C (en) | 2001-11-06 |
NO976070D0 (no) | 1997-12-23 |
KR19980064470A (ko) | 1998-10-07 |
US6008509A (en) | 1999-12-28 |
NO322204B1 (no) | 2006-08-28 |
NO976070L (no) | 1998-06-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6777278B2 (en) | Methods of fabricating aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment | |
JPH0435904B2 (ja) | ||
JP2661555B2 (ja) | ヘテロ接合電界効果トランジスタ | |
JP3707765B2 (ja) | 電界効果型半導体装置 | |
JP3601649B2 (ja) | 電界効果トランジスタ | |
JP2004241711A (ja) | 半導体装置 | |
JP3707766B2 (ja) | 電界効果型半導体装置 | |
JP3758261B2 (ja) | 電界効果トランジスタ | |
JP3863270B2 (ja) | 半導体装置及びその製造方法 | |
JP2894801B2 (ja) | 半導体トランジスタおよびその製造方法 | |
JPH10189945A (ja) | 電界効果トランジスタ | |
JP2745624B2 (ja) | 電界効果トランジスタの製造方法 | |
JP4405060B2 (ja) | ヘテロ接合型バイポーラトランジスタ | |
JPH0793323B2 (ja) | 電界効果トランジスタ | |
JP3460104B2 (ja) | 電界効果半導体装置及びその製造方法 | |
JP2004158772A (ja) | 電界効果トランジスタ | |
JP2677808B2 (ja) | 電界効果型トランジスタ | |
JP2695832B2 (ja) | ヘテロ接合型電界効果トランジスタ | |
JP2834172B2 (ja) | 電界効果トランジスタ | |
JPH0951091A (ja) | 電界効果トランジスタ | |
JP3596717B2 (ja) | Mis型化合物半導体装置 | |
JP3141841B2 (ja) | ヘテロ接合電界効果トランジスタ | |
JPH04273447A (ja) | 半導体装置 | |
JPH06252175A (ja) | 高電子移動度トランジスタ | |
JPH03240242A (ja) | 電界効果トランジスタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040712 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040915 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071001 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081001 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091001 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101001 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101001 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111001 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121001 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131001 Year of fee payment: 9 |
|
EXPY | Cancellation because of completion of term |