JP2730511B2 - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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- JP2730511B2 JP2730511B2 JP7058041A JP5804195A JP2730511B2 JP 2730511 B2 JP2730511 B2 JP 2730511B2 JP 7058041 A JP7058041 A JP 7058041A JP 5804195 A JP5804195 A JP 5804195A JP 2730511 B2 JP2730511 B2 JP 2730511B2
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Description
【0001】
【産業上の利用分野】本発明はInP基板上のヘテロ接
合電界効果トランジスタに関する。
合電界効果トランジスタに関する。
【0002】
【従来の技術】従来、InP基板上のヘテロ接合電界効
果トランジスタにおいて、バッファ層としてInP基板
に格子整合するInAlAs層のみを用いた場合起こる
バッファ層/動作層界面における2次元電子ガスの発生
を防止し、またバッファ層としてInP基板に格子整合
するInAlAs/InGaAs超格子を用いた場合に
起こる、超格子中のInGaAs層中における2次元電
子ガスの発生を防止するために、バッファ層としてIn
AlAs/InAlGaAs超格子を用いる構造が、例
えば特開昭63−278277において提唱されてい
る。
果トランジスタにおいて、バッファ層としてInP基板
に格子整合するInAlAs層のみを用いた場合起こる
バッファ層/動作層界面における2次元電子ガスの発生
を防止し、またバッファ層としてInP基板に格子整合
するInAlAs/InGaAs超格子を用いた場合に
起こる、超格子中のInGaAs層中における2次元電
子ガスの発生を防止するために、バッファ層としてIn
AlAs/InAlGaAs超格子を用いる構造が、例
えば特開昭63−278277において提唱されてい
る。
【0003】前記報告記載の電界効果トランジスタを図
5(a)(b)で説明する。図5(a)は電界効果トラ
ンジスタの断面構造図、(b)は伝導帯の変化を表した
エネルギーバンド図である。図5(a)に示す、(51
1)はInP基板、(512)はInAlAs/InA
lGaAs超格子、(513)はInGaAs動作層、
(514)はn−InAlAs電子供給層、(515)
はn−InGaAsコンタクト層、(516)はソース
電極、(517)はゲート電極、(518)はドレイン
電極である。
5(a)(b)で説明する。図5(a)は電界効果トラ
ンジスタの断面構造図、(b)は伝導帯の変化を表した
エネルギーバンド図である。図5(a)に示す、(51
1)はInP基板、(512)はInAlAs/InA
lGaAs超格子、(513)はInGaAs動作層、
(514)はn−InAlAs電子供給層、(515)
はn−InGaAsコンタクト層、(516)はソース
電極、(517)はゲート電極、(518)はドレイン
電極である。
【0004】この構造では、バッファ層としてInP基
板に格子整合するInAlAs層のみを用いた構造と比
べ、InAlAs/InAlGaAs超格子のヘテロ界
面で深いドナーとなる不純物がトラップされInGaA
s動作層(513)/InAlAsバッファ層(51
2)界面における2次元電子ガスの発生が抑制される。
また、バッファ層としてInP基板に格子整合するIn
AlAs/InGaAs超格子を用いた構造と比べ、I
nGaAs層よりもInAlGaAs層のほうがバンド
キャップが大きいため、超格子中のInAlGaAs層
に発生する2次元電子ガスが低減される。
板に格子整合するInAlAs層のみを用いた構造と比
べ、InAlAs/InAlGaAs超格子のヘテロ界
面で深いドナーとなる不純物がトラップされInGaA
s動作層(513)/InAlAsバッファ層(51
2)界面における2次元電子ガスの発生が抑制される。
また、バッファ層としてInP基板に格子整合するIn
AlAs/InGaAs超格子を用いた構造と比べ、I
nGaAs層よりもInAlGaAs層のほうがバンド
キャップが大きいため、超格子中のInAlGaAs層
に発生する2次元電子ガスが低減される。
【0005】
【発明が解決しようとする課題】しかしながら、上記従
来構造ではInAlGaAs層のGaAs組成比が0.
87より低いとき、AlInAsとInAlGaAsの
2層の間で組成の差が小さいためInP基板に存在する
転位の動作層への伝搬、InP基板を高抵抗化するため
に添加されたFeなど不純物の拡散などを抑制する効果
が小さく、動作層の結晶性が劣化しトランジスタの相互
コンダクタンスが低くなった。
来構造ではInAlGaAs層のGaAs組成比が0.
87より低いとき、AlInAsとInAlGaAsの
2層の間で組成の差が小さいためInP基板に存在する
転位の動作層への伝搬、InP基板を高抵抗化するため
に添加されたFeなど不純物の拡散などを抑制する効果
が小さく、動作層の結晶性が劣化しトランジスタの相互
コンダクタンスが低くなった。
【0006】また、AlInAs層は1×1015/c
m3程度のn型になっており、従来構造では、InAl
lGaAs層のGaAs組成比が0.87より高いとき
InAlGaAs層のバンドギャップはInP基板より
も小さくなるため、AlInAs/InAlGaAs超
格子バッファ層厚をInP基板に存在する転位の動作層
への伝搬、またはInP基板を高抵抗化するために添加
されFeなど不純物の動作層への拡散などを除去するに
十分な厚さとすると、AlInAs/InAlGaAs
超格子バッファ層中に電子が発生し、動作層以外に電子
の伝導路ができ、トランジスタのピンチオフ特性が劣化
した。
m3程度のn型になっており、従来構造では、InAl
lGaAs層のGaAs組成比が0.87より高いとき
InAlGaAs層のバンドギャップはInP基板より
も小さくなるため、AlInAs/InAlGaAs超
格子バッファ層厚をInP基板に存在する転位の動作層
への伝搬、またはInP基板を高抵抗化するために添加
されFeなど不純物の動作層への拡散などを除去するに
十分な厚さとすると、AlInAs/InAlGaAs
超格子バッファ層中に電子が発生し、動作層以外に電子
の伝導路ができ、トランジスタのピンチオフ特性が劣化
した。
【0007】本発明の目的は、このような従来の欠点を
除去せしめて、InP基板に存在する転位の動作層への
伝搬、またはInP基板を高抵抗化するために添加され
たFeなど不純物の影響を除去し高い相互コンダクタン
スを維持しつつ、バッファ層中に電子の伝導路が形成さ
れずピンチオフ特性の良好なヘテロ接合電界効果トラン
ジスタを提供することにある。
除去せしめて、InP基板に存在する転位の動作層への
伝搬、またはInP基板を高抵抗化するために添加され
たFeなど不純物の影響を除去し高い相互コンダクタン
スを維持しつつ、バッファ層中に電子の伝導路が形成さ
れずピンチオフ特性の良好なヘテロ接合電界効果トラン
ジスタを提供することにある。
【0008】
【課題を解決するための手段】本発明は、InP基板上
のヘテロ接合電界効果トランジスタにおいて、キャリア
が走行する動作層と前記InP基板の間に存在するバッ
ファ層が、Alx In1−xAs(0.5≦x≦1)
層、AlxGa 1−xAs(0≦x≦1)層、Gax
In1−xP(0.1≦x≦1)層、Alx In
1−xP(0.1≦x≦1)層の少なくとも1層以上が
InP層中に挿入され該InP層と挿入された半導体層
との間でヘテロ界面を形成しているバッファ層であるこ
とを特徴とするヘテロ接合電界効果トランジスタであ
る。
のヘテロ接合電界効果トランジスタにおいて、キャリア
が走行する動作層と前記InP基板の間に存在するバッ
ファ層が、Alx In1−xAs(0.5≦x≦1)
層、AlxGa 1−xAs(0≦x≦1)層、Gax
In1−xP(0.1≦x≦1)層、Alx In
1−xP(0.1≦x≦1)層の少なくとも1層以上が
InP層中に挿入され該InP層と挿入された半導体層
との間でヘテロ界面を形成しているバッファ層であるこ
とを特徴とするヘテロ接合電界効果トランジスタであ
る。
【0009】また、本発明は、InP基板上のヘテロ接
合電界効果トランジスタにおいて、キャリアが走行する
動作層と前記InP基板の間に位置するバッファ層が、
AlxIn1−xAs(0.5≦x≦1)層、またはA
lxGa1−xAs(0≦x≦1)層、またはGaxI
n1−xP(0.1≦x≦1)層、またはAlxIn
1−xP(0.1≦x≦1)層の少なくとも1層以上と
In0.52Al0.48Asから構成されることを特
徴とするヘテロ接合電界効果トランジスタである。
合電界効果トランジスタにおいて、キャリアが走行する
動作層と前記InP基板の間に位置するバッファ層が、
AlxIn1−xAs(0.5≦x≦1)層、またはA
lxGa1−xAs(0≦x≦1)層、またはGaxI
n1−xP(0.1≦x≦1)層、またはAlxIn
1−xP(0.1≦x≦1)層の少なくとも1層以上と
In0.52Al0.48Asから構成されることを特
徴とするヘテロ接合電界効果トランジスタである。
【0010】また、本発明は、InP基板上のヘテロ接
合電界効果トランジスタにおいて、キャリアが走行する
動作層と前記InP基板の間に位置するバッファ層中に
AlxIn1−xAs(0.55≦x≦1)、AlxG
a1−xAs(0≦x≦1)、GaxIn1−xP
(0.1≦x≦1)層、AlxIn1−xP(0.1≦
x≦1)の内少なくとも1種以上の半導体と、InP、
In0.52Al0.48Asの内少なくとも1種以上
の半導体からなる超格子を少なくとも2周期以上含むこ
とを特徴とするヘテロ接合電界効果トランジスタであ
る。
合電界効果トランジスタにおいて、キャリアが走行する
動作層と前記InP基板の間に位置するバッファ層中に
AlxIn1−xAs(0.55≦x≦1)、AlxG
a1−xAs(0≦x≦1)、GaxIn1−xP
(0.1≦x≦1)層、AlxIn1−xP(0.1≦
x≦1)の内少なくとも1種以上の半導体と、InP、
In0.52Al0.48Asの内少なくとも1種以上
の半導体からなる超格子を少なくとも2周期以上含むこ
とを特徴とするヘテロ接合電界効果トランジスタであ
る。
【0011】
【作用】本発明では、バッファ層がInP基板とバンド
ギャップが等しい物質、またはInP基板よりもバンド
ギャップが大きい物質のみで構成されているため、Al
InAs層が1×1015/cm3のn型となっている
ことに起因するバッファ層内における電子の蓄積が抑制
される。またヘテロ界面を構成する2層の組成比の差が
大きい、または構成物質が異なり、かつヘテロ界面を構
成する2層の格子定数が異なることにより歪みが加わっ
ているため、ヘテロ界面においてInP基板に存在する
転位の動作層への伝搬、またはInP基板を高抵抗化す
るために添加されたFeなど不純物の動作層への拡散が
抑制される。そのため結晶性の良好な動作層が得られ、
かつバッファ層を薄くすることができバッファ層中に電
子の伝導路が形成されない。したがってFETは相互コ
ンダクタンスを低減せずに、良好なピンチオフ特性が得
られる。
ギャップが等しい物質、またはInP基板よりもバンド
ギャップが大きい物質のみで構成されているため、Al
InAs層が1×1015/cm3のn型となっている
ことに起因するバッファ層内における電子の蓄積が抑制
される。またヘテロ界面を構成する2層の組成比の差が
大きい、または構成物質が異なり、かつヘテロ界面を構
成する2層の格子定数が異なることにより歪みが加わっ
ているため、ヘテロ界面においてInP基板に存在する
転位の動作層への伝搬、またはInP基板を高抵抗化す
るために添加されたFeなど不純物の動作層への拡散が
抑制される。そのため結晶性の良好な動作層が得られ、
かつバッファ層を薄くすることができバッファ層中に電
子の伝導路が形成されない。したがってFETは相互コ
ンダクタンスを低減せずに、良好なピンチオフ特性が得
られる。
【0012】
【実施例】本発明の実施例について図面を参照して説明
する。 [実施例1]本発明の一実施例を図1(a)(b)に示
す。図1(a)は本発明の一実施例を示す断面構造図、
図1(b)は図1(a)における伝導帯の変化を表した
エネルギーバンド図である。
する。 [実施例1]本発明の一実施例を図1(a)(b)に示
す。図1(a)は本発明の一実施例を示す断面構造図、
図1(b)は図1(a)における伝導帯の変化を表した
エネルギーバンド図である。
【0013】図1(a)に示す電界効果トランジスタ
は、InP基板(111)上にInP基板から例えば1
0nm、20nm、30nm、160nm、170n
m、180nm離れた領域にAlInP層(112)
(例えばAlP組成比0.3、膜厚2nm)を含むIn
P層(113)(例えば膜厚200nm)を成長し、さ
らにGaInAs動作層(114)(例えばGaAs組
成比0.47、膜厚45nm)、AlInAsスペーサ
ー層(115)(例えばAlAs組成比0.48、膜厚
4nm)、AlInAsキャリア供給層(116)(例
えばAlAs組成比0.48、膜厚15nm)、AlI
nAsショットキー層(117)(例えばAlAs組成
比0.48、膜厚15nm)を成長し、その上にオーミ
ック電極(ソース電極(118)、ドレイン電極(11
9))、ショットキー電極(ゲート電極(120))を
配して作製される。
は、InP基板(111)上にInP基板から例えば1
0nm、20nm、30nm、160nm、170n
m、180nm離れた領域にAlInP層(112)
(例えばAlP組成比0.3、膜厚2nm)を含むIn
P層(113)(例えば膜厚200nm)を成長し、さ
らにGaInAs動作層(114)(例えばGaAs組
成比0.47、膜厚45nm)、AlInAsスペーサ
ー層(115)(例えばAlAs組成比0.48、膜厚
4nm)、AlInAsキャリア供給層(116)(例
えばAlAs組成比0.48、膜厚15nm)、AlI
nAsショットキー層(117)(例えばAlAs組成
比0.48、膜厚15nm)を成長し、その上にオーミ
ック電極(ソース電極(118)、ドレイン電極(11
9))、ショットキー電極(ゲート電極(120))を
配して作製される。
【0014】ただし、AlInAsキャリア供給層(1
16)には例えば3×1018cm−3のSiを添加す
る。このように、バッファ層としてInP層を用い、か
つ該InP層中にInP層と構成物質が異なり、InP
層よりもバンドギャップが大きくかつInPと格子定数
が異なり歪み層となるAlP組成比0.3のAlInP
層を挿入した構造を用いることで、InP基板に存在す
る転位の動作層への伝搬を抑制し、バッファ層厚が20
0nmと薄くできバッファ層中に電子の伝導路が形成さ
れずピンチオフ特性の優れたトランジスタを得ることが
できる。
16)には例えば3×1018cm−3のSiを添加す
る。このように、バッファ層としてInP層を用い、か
つ該InP層中にInP層と構成物質が異なり、InP
層よりもバンドギャップが大きくかつInPと格子定数
が異なり歪み層となるAlP組成比0.3のAlInP
層を挿入した構造を用いることで、InP基板に存在す
る転位の動作層への伝搬を抑制し、バッファ層厚が20
0nmと薄くできバッファ層中に電子の伝導路が形成さ
れずピンチオフ特性の優れたトランジスタを得ることが
できる。
【0015】なお、本実施例1では、バッファ層として
InP層と該InP層中に挿入したAlP組成比0.3
のAlInP層からなるバッファ層を用いたがAlP組
成比0.3のAlInP層はAlP組成比を0.1から
1の範囲で変化させても良い。ただし、AlP組成比が
0.1より高くなるにつれAlInP層を結晶性よく成
長できる膜厚(臨界膜厚)は薄くなるため、AlP組成
比は0.2以上0.5以下が好ましい。さらに、AlP
組成比0.3のAlInPをAlxIn1−xAs
(0.5≦x≦1)層、またはAlxGa1−xAs
(0≦x≦1)層、またはGaxIn1−xP(0.1
≦x≦1)層とすること、あるいはAlxIn1−xP
(0.1≦x≦1)層、AlxIn1−xAs(0.5
≦x≦1)層、AlxGa1−xAs(0≦x≦1)
層、GaxIn1−xP(0.1≦x≦1)層のうち2
種以上を含むこともできる。
InP層と該InP層中に挿入したAlP組成比0.3
のAlInP層からなるバッファ層を用いたがAlP組
成比0.3のAlInP層はAlP組成比を0.1から
1の範囲で変化させても良い。ただし、AlP組成比が
0.1より高くなるにつれAlInP層を結晶性よく成
長できる膜厚(臨界膜厚)は薄くなるため、AlP組成
比は0.2以上0.5以下が好ましい。さらに、AlP
組成比0.3のAlInPをAlxIn1−xAs
(0.5≦x≦1)層、またはAlxGa1−xAs
(0≦x≦1)層、またはGaxIn1−xP(0.1
≦x≦1)層とすること、あるいはAlxIn1−xP
(0.1≦x≦1)層、AlxIn1−xAs(0.5
≦x≦1)層、AlxGa1−xAs(0≦x≦1)
層、GaxIn1−xP(0.1≦x≦1)層のうち2
種以上を含むこともできる。
【0016】また、本実施例1ではバッファ層を構成す
るInP層、AlP組成比0.3のAlInP層の膜厚
を各々200nm、2nmとしたが、特に歪み層である
AlP組成比0.3のAlInP層厚は臨界膜厚以下で
あれば良い。ただし、バッファ層全体の膜厚が400n
mを越えるとバッファ層中に電子がたまり伝導路を形成
する恐れがあること、50nmより薄いとInP基板に
存在する転位の動作層への伝搬やInP基板中のFeな
どの不純物の拡散が除去しきれない恐れがあることから
バッファ層の総厚は50nmから400nmの範囲であ
ることが好ましい。
るInP層、AlP組成比0.3のAlInP層の膜厚
を各々200nm、2nmとしたが、特に歪み層である
AlP組成比0.3のAlInP層厚は臨界膜厚以下で
あれば良い。ただし、バッファ層全体の膜厚が400n
mを越えるとバッファ層中に電子がたまり伝導路を形成
する恐れがあること、50nmより薄いとInP基板に
存在する転位の動作層への伝搬やInP基板中のFeな
どの不純物の拡散が除去しきれない恐れがあることから
バッファ層の総厚は50nmから400nmの範囲であ
ることが好ましい。
【0017】また、本実施例1においてはバッファ層と
してInP層にAlInP層を基板(111)側、動作
層(114)側に3層づつ挿入した構造としたが、基板
側、動作層側のどちらか一方へ1層以上挿入すれば良
い。さらに動作層(114)をGaInAs層としその
GaAs組成比を0.47としたが、GaAs組成比を
0から1まで変化させることができる。また、動作層
(114)の構成物質InP、GaInAsP、InS
b、InGaSbとすることもできる。同様にAlIn
Asスペーサー層(115)、AlInAsキャリア供
給層(116)、AlInAsショットキー層(11
7)のAlAs組成比についても、各々0.48から1
まで変化させることが可能である。
してInP層にAlInP層を基板(111)側、動作
層(114)側に3層づつ挿入した構造としたが、基板
側、動作層側のどちらか一方へ1層以上挿入すれば良
い。さらに動作層(114)をGaInAs層としその
GaAs組成比を0.47としたが、GaAs組成比を
0から1まで変化させることができる。また、動作層
(114)の構成物質InP、GaInAsP、InS
b、InGaSbとすることもできる。同様にAlIn
Asスペーサー層(115)、AlInAsキャリア供
給層(116)、AlInAsショットキー層(11
7)のAlAs組成比についても、各々0.48から1
まで変化させることが可能である。
【0018】さらに、ドーピング濃度は所望の濃度とす
ることができる。また、ドーパントについても本実施例
1では電子をキャリアとしたためn型ドーパントとし
て、Siを用いたが他の例えばS、Seなどのn型ドー
パントとなるものであればよい。またホールをキャリア
として用いるヘテロ接合電界効果トランジスタにおいて
は、例えばBe、Cなどのp型ドーパントとなるものを
用いることができる。
ることができる。また、ドーパントについても本実施例
1では電子をキャリアとしたためn型ドーパントとし
て、Siを用いたが他の例えばS、Seなどのn型ドー
パントとなるものであればよい。またホールをキャリア
として用いるヘテロ接合電界効果トランジスタにおいて
は、例えばBe、Cなどのp型ドーパントとなるものを
用いることができる。
【0019】[実施例2]本発明の第2の実施例を図2
(a)(b)に示す。図2(a)は本発明の第2の実施
例を示す断面構造図、図2(b)は(a)における伝導
帯の変化を表したエネルギーバンド図である。図2
(a)に示す電界効果トランジスタは、InP基板(2
11)上にInP基板から例えば10nm、20nm、
30nm、160nm、170nm、180nm離れた
領域にGaInP層(212)(例えばGaP組成比
0.4、膜厚2nm)を含むAl0.48In0.52
As層(213)(例えば濃厚200nm)を成長し、
さらにGaInAs動作層(214)(例えばGaAs
組成比0.47、膜厚45nm)、AlInAsスペー
サー層(215)(例えばAlAs組成比0.48、膜
厚4nm)、AlInAsキャリア供給層(216)
(例えばAlAs組成比0.48、膜厚15nm)、A
lInAsショットキー層(217)(例えばAlAs
組成比0.48、膜厚15nm)を成長し、その上にオ
ーミック電極(ソース電極(218)、ドレイン電極
(219))、ショットキー電極(ゲート電極(22
0))を配して作製される。
(a)(b)に示す。図2(a)は本発明の第2の実施
例を示す断面構造図、図2(b)は(a)における伝導
帯の変化を表したエネルギーバンド図である。図2
(a)に示す電界効果トランジスタは、InP基板(2
11)上にInP基板から例えば10nm、20nm、
30nm、160nm、170nm、180nm離れた
領域にGaInP層(212)(例えばGaP組成比
0.4、膜厚2nm)を含むAl0.48In0.52
As層(213)(例えば濃厚200nm)を成長し、
さらにGaInAs動作層(214)(例えばGaAs
組成比0.47、膜厚45nm)、AlInAsスペー
サー層(215)(例えばAlAs組成比0.48、膜
厚4nm)、AlInAsキャリア供給層(216)
(例えばAlAs組成比0.48、膜厚15nm)、A
lInAsショットキー層(217)(例えばAlAs
組成比0.48、膜厚15nm)を成長し、その上にオ
ーミック電極(ソース電極(218)、ドレイン電極
(219))、ショットキー電極(ゲート電極(22
0))を配して作製される。
【0020】ただし、AlInAsキャリア供給層(2
16)には、例えば3×1018cm−3のSiを添加
する。このように、バッファ層としてInP層を用い、
かつ該InP層中にInP層と構成物質が異なり、In
P層よりもバンドキャップが大きくかつInPと格子定
数が異なり歪み層となるGaP組成比0.4のGaIn
P層を挿入した構造を用いることで、InP基板に存在
する転位の動作層への伝搬を抑制し、バッファ層厚が2
00nmと薄くできバッファ層中に電子の伝導路が形成
されずピンチオフ特性の優れたトランジスタを得ること
ができる。
16)には、例えば3×1018cm−3のSiを添加
する。このように、バッファ層としてInP層を用い、
かつ該InP層中にInP層と構成物質が異なり、In
P層よりもバンドキャップが大きくかつInPと格子定
数が異なり歪み層となるGaP組成比0.4のGaIn
P層を挿入した構造を用いることで、InP基板に存在
する転位の動作層への伝搬を抑制し、バッファ層厚が2
00nmと薄くできバッファ層中に電子の伝導路が形成
されずピンチオフ特性の優れたトランジスタを得ること
ができる。
【0021】なお、本実施例2では、バッファ層として
Al0.48In0.52As層と該Al0.48In
0.52As層中に挿入したGaP組成比0.4のGa
InP層からなるバッファ層を用いたがGaP組成比
0.4のGaInP層はGaP組成比を0.1から1の
範囲で変化させても良い。ただしGaP組成比が0.1
より高くなるにつれGaInP層を結晶性よく成長でき
る膜厚(臨界膜厚)は薄くなるため、GaP組成比は
0.2以上0.5以下が好ましい。さらに、Al
0.48In0.52As層中に挿入したGaP組成比
0.4のGaInP層をAlxIn1−xAs(0.5
≦x≦1)層、またはAlxGa1−xAs(0≦x≦
1)層、またはAlxIn1−xP(0.1≦x≦1)
層とすること、あるいはAlxIn1−xP(0.1≦
x≦1)層、AlxIn1−xAs(0.5≦x≦1)
層、AlxGa1−xAs(0≦x≦1)層、GaxI
n1−xP(0.1≦x≦1)層のうち2種以上を含む
こともできる。
Al0.48In0.52As層と該Al0.48In
0.52As層中に挿入したGaP組成比0.4のGa
InP層からなるバッファ層を用いたがGaP組成比
0.4のGaInP層はGaP組成比を0.1から1の
範囲で変化させても良い。ただしGaP組成比が0.1
より高くなるにつれGaInP層を結晶性よく成長でき
る膜厚(臨界膜厚)は薄くなるため、GaP組成比は
0.2以上0.5以下が好ましい。さらに、Al
0.48In0.52As層中に挿入したGaP組成比
0.4のGaInP層をAlxIn1−xAs(0.5
≦x≦1)層、またはAlxGa1−xAs(0≦x≦
1)層、またはAlxIn1−xP(0.1≦x≦1)
層とすること、あるいはAlxIn1−xP(0.1≦
x≦1)層、AlxIn1−xAs(0.5≦x≦1)
層、AlxGa1−xAs(0≦x≦1)層、GaxI
n1−xP(0.1≦x≦1)層のうち2種以上を含む
こともできる。
【0022】また、本実施例2では、バッファ層を構成
するAl0.48In0.52As層、GaP組成比
0.4のGaInP層の膜厚を各々200nm、2nm
としたが、特に歪み層であるGaP組成比0.4のGa
InP層厚は臨界膜厚以下であれば良い。ただし、バッ
ファ層全体の膜厚が400nmを越えるとバッファ層中
に電子がたまり伝導路を形成する恐れがあること、50
nmより薄いとInP基板に存在する転位の動作層への
伝搬やInP基板中のFeなどの不純物の拡散が除去し
きれない恐れがあることからバッファ層の総厚は50n
mから400nmの範囲であることが好ましい。
するAl0.48In0.52As層、GaP組成比
0.4のGaInP層の膜厚を各々200nm、2nm
としたが、特に歪み層であるGaP組成比0.4のGa
InP層厚は臨界膜厚以下であれば良い。ただし、バッ
ファ層全体の膜厚が400nmを越えるとバッファ層中
に電子がたまり伝導路を形成する恐れがあること、50
nmより薄いとInP基板に存在する転位の動作層への
伝搬やInP基板中のFeなどの不純物の拡散が除去し
きれない恐れがあることからバッファ層の総厚は50n
mから400nmの範囲であることが好ましい。
【0023】また、本実施例2においてはバッファ層と
してAl0.48In0.52As層にGaInP層を
基板(211)側、動作層(214)側に3層づつ挿入
した構造としたが、基板側、動作層側のどちらか一方へ
1層以上挿入すれば良い。さらに動作層(214)をG
aInAs層としそのGaAs組成比を0.47とした
が、GaAs組成比を0から1まで変化させることがで
きる。また動作層(214)の構成物質InP、GaI
nAsP、InSb、InGaSbとすることもでき
る。同様にAlInAsスペーサー層(215)、Al
InAsキャリア供給層(216)、AlInAsショ
ットキー層(217)のAlAs組成比についても、各
々0.48から1まで変化させることが可能である。
してAl0.48In0.52As層にGaInP層を
基板(211)側、動作層(214)側に3層づつ挿入
した構造としたが、基板側、動作層側のどちらか一方へ
1層以上挿入すれば良い。さらに動作層(214)をG
aInAs層としそのGaAs組成比を0.47とした
が、GaAs組成比を0から1まで変化させることがで
きる。また動作層(214)の構成物質InP、GaI
nAsP、InSb、InGaSbとすることもでき
る。同様にAlInAsスペーサー層(215)、Al
InAsキャリア供給層(216)、AlInAsショ
ットキー層(217)のAlAs組成比についても、各
々0.48から1まで変化させることが可能である。
【0024】さらにドーピング濃度は所望の濃度とする
ことができる。また、ドーパントについても本実施例で
は電子をキャリアとしたためn型ドーパントとして、S
iを用いたが他の例えばS、Seなどのn型ドーパント
となるものであればよい。またホールをキャリアとして
用いるヘテロ接合電界効果トランジスタにおいては例え
ばBe、Cなどのp型ドーパントとなるものを用いるこ
とができる。
ことができる。また、ドーパントについても本実施例で
は電子をキャリアとしたためn型ドーパントとして、S
iを用いたが他の例えばS、Seなどのn型ドーパント
となるものであればよい。またホールをキャリアとして
用いるヘテロ接合電界効果トランジスタにおいては例え
ばBe、Cなどのp型ドーパントとなるものを用いるこ
とができる。
【0025】[実施例3] 本発明の第3の実施例を図3(a)(b)に示す。図3
(a)は本発明の第3の実施例を示す断面構造図、図3
(b)は(a)における伝導帯の変化を表したエネルギ
ーバンド図である。図3(a)に示す電界効果トランジ
スタは、InP基板(311)上にInP層(313)
(例えば膜厚8nm)とAlGaAs層(312)(例
えばAlAs組成比0.3、膜厚2nm)とからなる超
格子(314)(例えば15周期)、GaInAs動作
層(315)(例えばGaAs組成比0.47、膜厚4
5nm)、AlInAsスペーサ層(316)(例えば
AlAs組成比0.48、膜厚4nm)、AlInAs
キャリア供給層(317)(例えばAlAs組成比0.
48、膜厚15nm)、AlInAsショットキー層
(318)(例えばAlAs組成比0.48、膜厚15
nm)を成長し、その上にオーミック電極(ソース電極
(319)、ドレイン電極(320))、ショットキー
電極(ゲート電極(321))を配して作製される。
(a)は本発明の第3の実施例を示す断面構造図、図3
(b)は(a)における伝導帯の変化を表したエネルギ
ーバンド図である。図3(a)に示す電界効果トランジ
スタは、InP基板(311)上にInP層(313)
(例えば膜厚8nm)とAlGaAs層(312)(例
えばAlAs組成比0.3、膜厚2nm)とからなる超
格子(314)(例えば15周期)、GaInAs動作
層(315)(例えばGaAs組成比0.47、膜厚4
5nm)、AlInAsスペーサ層(316)(例えば
AlAs組成比0.48、膜厚4nm)、AlInAs
キャリア供給層(317)(例えばAlAs組成比0.
48、膜厚15nm)、AlInAsショットキー層
(318)(例えばAlAs組成比0.48、膜厚15
nm)を成長し、その上にオーミック電極(ソース電極
(319)、ドレイン電極(320))、ショットキー
電極(ゲート電極(321))を配して作製される。
【0026】ただし、AlInAsキャリア供給層(3
17)には、例えば3×1018cm−3のSiを添加
する。このように、バッファ層としてInP層(31
3)と、該InP層(313)とは構成物質が異なり、
InP層(313)よりもバンドギャップが大きくかつ
InPと格子定数が異なり歪み層となるAlAs組成比
0.3のAlGaAs層(312)とから構成される超
格子を用いることで、InP基板に存在する転位の動作
層への伝搬を抑制し、バッファ層厚が150nmと薄く
できバッファ層中に電子の伝導路が形成されずピンチオ
フ特性の優れたトランジスタを得ることができる。
17)には、例えば3×1018cm−3のSiを添加
する。このように、バッファ層としてInP層(31
3)と、該InP層(313)とは構成物質が異なり、
InP層(313)よりもバンドギャップが大きくかつ
InPと格子定数が異なり歪み層となるAlAs組成比
0.3のAlGaAs層(312)とから構成される超
格子を用いることで、InP基板に存在する転位の動作
層への伝搬を抑制し、バッファ層厚が150nmと薄く
できバッファ層中に電子の伝導路が形成されずピンチオ
フ特性の優れたトランジスタを得ることができる。
【0027】なお、本実施例3では、バッファ層として
Inp層とAlAs組成比0.3のAlGaAs層から
なる超格子を用いたがAlAs組成比0.3のAlGa
As層はAlAs組成比を0から1の範囲で変化させて
も良い。さらにAlAs組成比0.3のAlGaAs層
をAlxIn1−xAs(0.5≦x≦1)層、または
GaxIn1−xP(0.1≦x≦1)層、またはAl
xIn1−xP(0.1≦x≦1)層とすること、ある
いはAlxIn1−xP(0.1≦x≦1)層、Alx
In1−xAs(0.5≦x≦1)層、AlxGa
1−xAs(0≦x≦1)層、GaxIn1−xP
(0.1≦x≦1)層のうち2層以上を含むこともでき
る。
Inp層とAlAs組成比0.3のAlGaAs層から
なる超格子を用いたがAlAs組成比0.3のAlGa
As層はAlAs組成比を0から1の範囲で変化させて
も良い。さらにAlAs組成比0.3のAlGaAs層
をAlxIn1−xAs(0.5≦x≦1)層、または
GaxIn1−xP(0.1≦x≦1)層、またはAl
xIn1−xP(0.1≦x≦1)層とすること、ある
いはAlxIn1−xP(0.1≦x≦1)層、Alx
In1−xAs(0.5≦x≦1)層、AlxGa
1−xAs(0≦x≦1)層、GaxIn1−xP
(0.1≦x≦1)層のうち2層以上を含むこともでき
る。
【0028】また、本実施例3では超格子を構成するI
nP層、AlAs組成比0.3のAlGaAs層の膜厚
を各々8nm、2nmとしたが、特に歪み層であるAl
As組成比0.3のAlGaAs層厚は臨界膜厚以下で
あれば良い。ただし、バッファ層全体の膜厚が400n
mを越えるとバッファ層中に電子がたまり伝導路を形成
する恐れがあること、50nmより薄いとInP基板に
存在する転位の動作層への伝搬やInP基板中のFeな
どの不純物の拡散が除去しきれない恐れがあることから
バッファ層の総厚は50nmから400nmの範囲であ
ることが好ましい。さらに動作層(315)をGaIn
As層としてのGaAs組成比を0.47としたが、G
aAs組成比を0から1まで変化させることができる。
nP層、AlAs組成比0.3のAlGaAs層の膜厚
を各々8nm、2nmとしたが、特に歪み層であるAl
As組成比0.3のAlGaAs層厚は臨界膜厚以下で
あれば良い。ただし、バッファ層全体の膜厚が400n
mを越えるとバッファ層中に電子がたまり伝導路を形成
する恐れがあること、50nmより薄いとInP基板に
存在する転位の動作層への伝搬やInP基板中のFeな
どの不純物の拡散が除去しきれない恐れがあることから
バッファ層の総厚は50nmから400nmの範囲であ
ることが好ましい。さらに動作層(315)をGaIn
As層としてのGaAs組成比を0.47としたが、G
aAs組成比を0から1まで変化させることができる。
【0029】また、動作層(315)の構成物質をIn
P、GaInAsP、InSb、InGaSbとするこ
ともできる。同様にAlInAsスペーサー層(31
6)、AlInAsキャリア供給層(317)、AlI
nAsショットキー層(318)のAlAs組成比につ
いても、各々0.48から1まで変化させることが可能
である。さらに、ドーピング濃度は所望の濃度とするこ
とができる。また、ドーパントについても本実施例では
電子をキャリアとしたためn型ドーパントとして、Si
を用いたが他の例えばS、Seなどのn型ドーパントと
なるものであればよい。またホールをキャリアとして用
いるヘテロ接合電界効果トランジスタにおいては、例え
ばBe、Cなどのp型ドーパントとなるものを用いるこ
とができる。
P、GaInAsP、InSb、InGaSbとするこ
ともできる。同様にAlInAsスペーサー層(31
6)、AlInAsキャリア供給層(317)、AlI
nAsショットキー層(318)のAlAs組成比につ
いても、各々0.48から1まで変化させることが可能
である。さらに、ドーピング濃度は所望の濃度とするこ
とができる。また、ドーパントについても本実施例では
電子をキャリアとしたためn型ドーパントとして、Si
を用いたが他の例えばS、Seなどのn型ドーパントと
なるものであればよい。またホールをキャリアとして用
いるヘテロ接合電界効果トランジスタにおいては、例え
ばBe、Cなどのp型ドーパントとなるものを用いるこ
とができる。
【0030】[実施例4] 本発明の第4の実施例を図4(a)(b)に示す。図4
(a)は本発明の第4の実施例を示す断面構造図、図4
(b)は(a)における伝導帯の変化を表したエネルギ
ーバンド図である。図4(a)に示す電界効果トランジ
スタは、InP基板(411)上にIn0.52Al
0.48As層(413)(例えば膜厚4nm)とAl
InAs層(412)(例えばAlAs組成比0.7、
膜厚2nm)とからなる超格子(414)(例えば20
周期)、GaInAs動作層(415)(例えばGaA
s組成比0.47、膜厚45nm)、AlInAsスペ
ーサ層(416)(例えばAlAs組成比0.48、膜
厚4nm)、AlInAsキャリア供給層(417)
(例えばAlAs組成比0.48、膜厚15nm)、A
lInAsショットキー層(418)(例えばAlAs
組成比0.48、膜厚15nm)を成長し、その上にオ
ーミック電極(ソース電極(419)、ドレイン電極
(420))、ショットキー電極(ゲート電極(42
1))を配して作製される。
(a)は本発明の第4の実施例を示す断面構造図、図4
(b)は(a)における伝導帯の変化を表したエネルギ
ーバンド図である。図4(a)に示す電界効果トランジ
スタは、InP基板(411)上にIn0.52Al
0.48As層(413)(例えば膜厚4nm)とAl
InAs層(412)(例えばAlAs組成比0.7、
膜厚2nm)とからなる超格子(414)(例えば20
周期)、GaInAs動作層(415)(例えばGaA
s組成比0.47、膜厚45nm)、AlInAsスペ
ーサ層(416)(例えばAlAs組成比0.48、膜
厚4nm)、AlInAsキャリア供給層(417)
(例えばAlAs組成比0.48、膜厚15nm)、A
lInAsショットキー層(418)(例えばAlAs
組成比0.48、膜厚15nm)を成長し、その上にオ
ーミック電極(ソース電極(419)、ドレイン電極
(420))、ショットキー電極(ゲート電極(42
1))を配して作製される。
【0031】ただし、AlInAsキャリア供給層(4
17)には、例えば3×1018cm−3のSiを添加
する。このようにバッファ層としてIn0.52Al
0.48As層(413)とIn0.52Al0.48
As層(413)よりもバンドギャップが大きくかつI
n0.52Al0.48As層(413)とは格子定数
が異なり歪み層となるIn0.3Al0.7As層(4
12)とからなる超格子を用いることで、InP基板に
存在する転位の動作層への伝搬を抑制し、バッファ層厚
が120nmと薄くできバッファ層中に電子の伝導路が
形成されずピンチオフ特性の優れたトランジスタを得る
ことができる。
17)には、例えば3×1018cm−3のSiを添加
する。このようにバッファ層としてIn0.52Al
0.48As層(413)とIn0.52Al0.48
As層(413)よりもバンドギャップが大きくかつI
n0.52Al0.48As層(413)とは格子定数
が異なり歪み層となるIn0.3Al0.7As層(4
12)とからなる超格子を用いることで、InP基板に
存在する転位の動作層への伝搬を抑制し、バッファ層厚
が120nmと薄くできバッファ層中に電子の伝導路が
形成されずピンチオフ特性の優れたトランジスタを得る
ことができる。
【0032】なお、本実施例4ではバッファ層としてI
n0.52Al0.48As層とAlAs組成比0.7
のAlInAs層からなる超格子を用いたがAlAs組
成比0.7のAlInAs層はAlAs組成比を0.5
から1の範囲で変化させても良い。ただしAlAs組成
比が0.5より高くなるにつれAlInAs層を結晶性
よく成長できる膜厚(臨界膜厚)は薄くなるため、Al
As組成比は0.55以上0.8以下が好ましい。さら
にAlAs組成比0.7のAlInAs層を、AlxG
a1−xAs(0≦x≦1)層、またはGaxIn
1−xP(0.1≦x≦1)層、またはAlxIn
1−xP(0.1≦x≦1)層とすること、あるいはA
lxIn1−xP(0.1≦x≦1)層、AlxIn
1−xAs(0.5≦x≦1)層、AlxGa1−xA
s(0≦x≦1)層、GaxIn1−xP(0.1≦x
≦1)層のうち2層以上を含むこともできる。
n0.52Al0.48As層とAlAs組成比0.7
のAlInAs層からなる超格子を用いたがAlAs組
成比0.7のAlInAs層はAlAs組成比を0.5
から1の範囲で変化させても良い。ただしAlAs組成
比が0.5より高くなるにつれAlInAs層を結晶性
よく成長できる膜厚(臨界膜厚)は薄くなるため、Al
As組成比は0.55以上0.8以下が好ましい。さら
にAlAs組成比0.7のAlInAs層を、AlxG
a1−xAs(0≦x≦1)層、またはGaxIn
1−xP(0.1≦x≦1)層、またはAlxIn
1−xP(0.1≦x≦1)層とすること、あるいはA
lxIn1−xP(0.1≦x≦1)層、AlxIn
1−xAs(0.5≦x≦1)層、AlxGa1−xA
s(0≦x≦1)層、GaxIn1−xP(0.1≦x
≦1)層のうち2層以上を含むこともできる。
【0033】また、本実施例4では、超格子を構成する
In0.52Al0.48As層、AlAs組成比0.
7のAlInAs層の膜厚を各々4nm、2nmとした
が、特に歪み層であるAlAs組成比0.7のAlIn
As層厚は臨界膜厚以下であれば良い。ただし、バッフ
ァ層全体の膜厚が400nmを越えるとバッファ層中に
電子がたまり伝導路を形成する恐れがあること、50n
mより薄いとInP基板に存在する転位の動作層への伝
搬やInP基板中のFeなどの不純物の拡散が除去しき
れない恐れがあることからバッファ層の総厚は50nm
から400nmの範囲であることが好ましい。
In0.52Al0.48As層、AlAs組成比0.
7のAlInAs層の膜厚を各々4nm、2nmとした
が、特に歪み層であるAlAs組成比0.7のAlIn
As層厚は臨界膜厚以下であれば良い。ただし、バッフ
ァ層全体の膜厚が400nmを越えるとバッファ層中に
電子がたまり伝導路を形成する恐れがあること、50n
mより薄いとInP基板に存在する転位の動作層への伝
搬やInP基板中のFeなどの不純物の拡散が除去しき
れない恐れがあることからバッファ層の総厚は50nm
から400nmの範囲であることが好ましい。
【0034】さらに、動作層(415)をGaInAs
層としそのGaAs組成比を0.47としたが、GaA
s組成比を0から1まで変化させることができる。また
動作層(415)の構成物質をInP、GaInAs
P、InSb、InGaSbとすることもできる。同様
にAlInAsスペーサー層(416)、AlInAs
キャリア供給層(417)、AlInAsショットキー
層(418)のAlAs組成比についても、各々0.4
8から1まで変化させることが可能である。さらにドー
ピング濃度は所望の濃度とすることができる。また、ド
ーパントについても本実施例4では電子をキャリアとし
たためn型ドーパントとして、Siを用いたが他の例え
ばS、Seなどのn型ドーパントとなるものであればよ
い。またホールをキャリアとして用いるヘテロ接合電界
効果トランジスタにおいては例えばBe、Cなどのp型
ドーパントとなるものを用いることができる。
層としそのGaAs組成比を0.47としたが、GaA
s組成比を0から1まで変化させることができる。また
動作層(415)の構成物質をInP、GaInAs
P、InSb、InGaSbとすることもできる。同様
にAlInAsスペーサー層(416)、AlInAs
キャリア供給層(417)、AlInAsショットキー
層(418)のAlAs組成比についても、各々0.4
8から1まで変化させることが可能である。さらにドー
ピング濃度は所望の濃度とすることができる。また、ド
ーパントについても本実施例4では電子をキャリアとし
たためn型ドーパントとして、Siを用いたが他の例え
ばS、Seなどのn型ドーパントとなるものであればよ
い。またホールをキャリアとして用いるヘテロ接合電界
効果トランジスタにおいては例えばBe、Cなどのp型
ドーパントとなるものを用いることができる。
【0035】
【発明の効果】本発明によって、InP基板に存在する
転位の動作層への伝搬、またはInP基板を高抵抗化す
るために添加されたFeなど不純物の動作層への影響を
除去し高い相互コンダクタンスを維持しつつ、バッファ
層中に電子の伝導路が形成されずピンチオフ特性の良好
なヘテロ接合電界効果トランジスタを得ることができる
ものである。
転位の動作層への伝搬、またはInP基板を高抵抗化す
るために添加されたFeなど不純物の動作層への影響を
除去し高い相互コンダクタンスを維持しつつ、バッファ
層中に電子の伝導路が形成されずピンチオフ特性の良好
なヘテロ接合電界効果トランジスタを得ることができる
ものである。
【図1】本発明の一実施例を示す構造断面図とエネルギ
ーバンド図である。
ーバンド図である。
【図2】本発明の第2の実施例を示す構造断面図とエネ
ルギーバンド図である。
ルギーバンド図である。
【図3】本発明の第3の実施例を示す構造断面図とエネ
ルギーバンド図である。
ルギーバンド図である。
【図4】本発明の第4の実施例を示す構造断面図とエネ
ルギーバンド図である。
ルギーバンド図である。
【図5】従来例を示す構造断面図とエネルギーバンド図
である。
である。
111 InP基板 112 AlInP層 113 InP層 114 InGaAs動作層 115 AlInAsスペーサー層 116 AlInAsキャリア供給層 117 AlInAsショットキー層 118 ソース電極 119 ドレイン電極 120 ゲート電極 211 InP基板 212 GaInP 213 Al0.48In0.52As層 214 InGaAs動作層 215 AlInAsスペーサ層 216 AlInAsキャリア供給層 217 AlInAsショットキー層 218 ソース電極 219 ドレイン電極 220 ゲート電極 311 InP基板 312 AlGaAs層 313 InP層 314 超格子 315 InGaAs動作層 316 AlInAsスペーサ層 317 AlInAsキャリア供給層 318 AlInAsショットキー層 319 ソース電極 320 ドレイン電極 321 ゲート電極 411 InP層 412 AlAs組成比0.7のAlInAs層 413 Al0.48In0.52As層 414 超格子 415 InGaAs動作層 416 AlInAsスペーサ層 417 AlInAsキャリア供給層 418 AlInAsショットキー層 419 ソース電極 420 ドレイン電極 421 ゲート電極 511 InP基板 512 InAlAs/InAlGaAs超格子 513 InGaAs動作層 514 n−InAlAs電子供給層 515 n−InGaAsコンタクト層 516 ソース電極 517 ゲート電極 518 ドレイン電極
Claims (3)
- 【請求項1】 InP基板上のヘテロ接合電界効果トラ
ンジスタにおいて、キャリアが走行する動作層と前記I
nP基板の間に存在するバッファ層が、AlxIn
1−xAs(0.5≦x≦1)層、AlxGa 1−xA
s(0≦x≦1)層、GaxIn 1−xP(0.1≦x
≦1)層、AlxIn 1−xP(0.1≦x≦1)層の
少なくとも1層以上がInP層中に挿入され該InP層
と挿入された半導体層との間でヘテロ界面を形成してい
るバッファ層であることを特徴とするヘテロ接合電界効
果トランジスタ。 - 【請求項2】 InP基板上のヘテロ接合電界効果トラ
ンジスタにおいて、キャリアが走行する動作層と前記I
nP基板の間に位置するバッファ層が、AlxIn1−
xAs(0.5≦x≦1)層、またはAlxGa 1−x
As(0≦x≦1)層、またはGax In 1−xP
(0.1≦x≦1)層、またはAlxIn1−xP
(0.1≦x≦1)層の少なくとも1層以上とIn
0.52Al0.48Asから構成されることを特徴と
するヘテロ接合電界効果トランジスタ。 - 【請求項3】 InP基板上のヘテロ接合電界効果トラ
ンジスタにおいて、キャリアが走行する動作層と前記I
nP基板の間に位置するバッファ層中にAlxIn
1−xAs(0.55≦x≦1)、AlxGa 1−xA
s(0≦x≦1)、Gax In 1−xP(0.1≦X
≦1)層、Alx In1−xP(0.1≦x≦1)の
内少なくとも1種以上の半導体と、InP、In
0.52Al0.48Asの内少なくとも1種以上の半
導体からなる超格子を少なくとも2周期以上含むことを
特徴とするヘテロ接合電界効果トランジスタ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7058041A JP2730511B2 (ja) | 1995-02-22 | 1995-02-22 | ヘテロ接合電界効果トランジスタ |
US08/604,249 US5856685A (en) | 1995-02-22 | 1996-02-21 | Heterojunction field effect transistor |
DE19606635A DE19606635A1 (de) | 1995-02-22 | 1996-02-22 | Heteroübergangs-Feldeffekttransistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7058041A JP2730511B2 (ja) | 1995-02-22 | 1995-02-22 | ヘテロ接合電界効果トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08236753A JPH08236753A (ja) | 1996-09-13 |
JP2730511B2 true JP2730511B2 (ja) | 1998-03-25 |
Family
ID=13072859
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7058041A Expired - Fee Related JP2730511B2 (ja) | 1995-02-22 | 1995-02-22 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2730511B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3141841B2 (ja) | 1998-05-28 | 2001-03-07 | 日本電気株式会社 | ヘテロ接合電界効果トランジスタ |
CN113314398B (zh) * | 2021-05-25 | 2024-02-06 | 中国科学院苏州纳米技术与纳米仿生研究所 | 在GaP/Si衬底上外延生长InGaAs薄膜的方法及InGaAs薄膜 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63278277A (ja) * | 1987-05-09 | 1988-11-15 | Fujitsu Ltd | 化合物半導体装置 |
JPH04340232A (ja) * | 1991-01-24 | 1992-11-26 | Toshiba Corp | ヘテロ接合型半導体装置及びその製造方法 |
JPH0574819A (ja) * | 1991-09-12 | 1993-03-26 | Fujitsu Ltd | 化合物半導体装置 |
-
1995
- 1995-02-22 JP JP7058041A patent/JP2730511B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08236753A (ja) | 1996-09-13 |
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