JPS639096A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS639096A JPS639096A JP61151582A JP15158286A JPS639096A JP S639096 A JPS639096 A JP S639096A JP 61151582 A JP61151582 A JP 61151582A JP 15158286 A JP15158286 A JP 15158286A JP S639096 A JPS639096 A JP S639096A
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000000605 extraction Methods 0.000 claims description 3
- 230000006870 function Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 8
- 230000003213 activating effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体メモリに関するものであシ、特にカラム
方向のシリアルアクセス機能（次のアクセスアドレスが
決まっている）を有するメモリに使用されるものである
。
方向のシリアルアクセス機能（次のアクセスアドレスが
決まっている）を有するメモリに使用されるものである
。
（従来の技術）
通常のランダム・アクセス・メモリでは、第３図に示す
ようにカラム方向に対して、外部入力アドレスを取）込
みデコードを行ない、カラム選択線を活性化することに
よシデータバス線へデータを転送し、出力駆動回路を活
性化してデータを出力するという一連の動作が、外部入
力のコントａ−ル信号あるいはアドレス信号で決まるｌ
ブイクル中に行なわれる。
ようにカラム方向に対して、外部入力アドレスを取）込
みデコードを行ない、カラム選択線を活性化することに
よシデータバス線へデータを転送し、出力駆動回路を活
性化してデータを出力するという一連の動作が、外部入
力のコントａ−ル信号あるいはアドレス信号で決まるｌ
ブイクル中に行なわれる。
一方、シリアルアクセス機能を有するメモリの場合には
、ランダム・アクセス・メモリとは異なシ、次にアクセ
スするアドレスが決められている。
、ランダム・アクセス・メモリとは異なシ、次にアクセ
スするアドレスが決められている。
このため上記一連の動作を、外部入力信号で決まる１サ
イクル中に行なう必要はなく、前もってセットアツプ（
準備しておく）することが可能である。第４図はこのこ
とを考慮した構成で、１〜４はビット線対またはデータ
レジスタ、５〜８はカラム選択ゲート回路、９〜１２は
カラム選択線駆動回路、１３〜１６はデコーダ、１７は
シリアルアト９レス発生回路、１８Ｖｉデ一タバス線ス
イツチ回路、１９は出力駆動回路、ＣＯ〜Ｃ３はカラム
選択線、ＤＢ、ＤＢはデータバス線対、人はアドレスバ
ス線、ＳＯは出力である。
イクル中に行なう必要はなく、前もってセットアツプ（
準備しておく）することが可能である。第４図はこのこ
とを考慮した構成で、１〜４はビット線対またはデータ
レジスタ、５〜８はカラム選択ゲート回路、９〜１２は
カラム選択線駆動回路、１３〜１６はデコーダ、１７は
シリアルアト９レス発生回路、１８Ｖｉデ一タバス線ス
イツチ回路、１９は出力駆動回路、ＣＯ〜Ｃ３はカラム
選択線、ＤＢ、ＤＢはデータバス線対、人はアドレスバ
ス線、ＳＯは出力である。
上記第４図の構成であれば、データバス線と出力駆動回
路間にスイッチ回路１８を設けることによシ、前ブイク
ル中にデータバス線ＤＢ、ＤＢＩで次のデータを転送し
ておくことができる。即ち第５図にも示される如く、前
サイクルでのアクセスデータが出力された後、スイッチ
回路１８をオフし、出力駆動回路１９とデータバスｉｉ
ＤＢ 、 ＤＢを切シ離し、出力駆動回路内にデータ
を保持したまま、アドレスを切シ換え、デコードを行な
い、カラム選択線を活性化し、次のサイクルでアクセス
するデータをデータバス線ＤＢ、ＤＢまで転送しておく
。との場合次の本サイクルでは、スイッチ回路１８をオ
ンとしデータバス線から出力駆動回路１９にデータを転
送することからアクセスが開始されるので、アクセスの
高速化が図れる。
路間にスイッチ回路１８を設けることによシ、前ブイク
ル中にデータバス線ＤＢ、ＤＢＩで次のデータを転送し
ておくことができる。即ち第５図にも示される如く、前
サイクルでのアクセスデータが出力された後、スイッチ
回路１８をオフし、出力駆動回路１９とデータバスｉｉ
ＤＢ 、 ＤＢを切シ離し、出力駆動回路内にデータ
を保持したまま、アドレスを切シ換え、デコードを行な
い、カラム選択線を活性化し、次のサイクルでアクセス
するデータをデータバス線ＤＢ、ＤＢまで転送しておく
。との場合次の本サイクルでは、スイッチ回路１８をオ
ンとしデータバス線から出力駆動回路１９にデータを転
送することからアクセスが開始されるので、アクセスの
高速化が図れる。
しかしながら第４図の構成では、本サイクルでのアクセ
スがどの段階の動作から開始されるにせよ、上記一連の
動作を１つ系統で行なわなければならないため、アクセ
スが高速化されるのみで、サイクルタイムの高速化には
つなが夛難いものであった。
スがどの段階の動作から開始されるにせよ、上記一連の
動作を１つ系統で行なわなければならないため、アクセ
スが高速化されるのみで、サイクルタイムの高速化には
つなが夛難いものであった。
（発明が解決しようとする問題点）
上記のように従来のシリアルアクセス機能を有するメモ
リでは、本サイクルでのアクセスがどの段階の動作から
開始されるにせよ、データ選択・取９出しのための一連
の動作を１つの系統で行なわなければならないため、サ
イクルタイムの高速化を図り難いものであった。
リでは、本サイクルでのアクセスがどの段階の動作から
開始されるにせよ、データ選択・取９出しのための一連
の動作を１つの系統で行なわなければならないため、サ
イクルタイムの高速化を図り難いものであった。
本発明は上記実情に鑑みてなされたもので、カラム方向
のシリアルアクセス機能を有する半導体メモリにおいて
、従来技術ではなされなかったサイクルタイムの高速化
を可能とする半導体メモリを提供しようとするものであ
る。
のシリアルアクセス機能を有する半導体メモリにおいて
、従来技術ではなされなかったサイクルタイムの高速化
を可能とする半導体メモリを提供しようとするものであ
る。
（発明の構成〕
（問題点を解決するための手段と作用）本発明は、カラ
ム方向のシリアルアクセス機能を有する半導体メモリに
おいて、データ選択・取り出しのための回路を同一チッ
プ内で２系統に分割し、一方の系統からのアクセス中に
他方の系統がセットアツプするよう動作させることにょ
シ、サイクルタイムの高速化を図るものである。
ム方向のシリアルアクセス機能を有する半導体メモリに
おいて、データ選択・取り出しのための回路を同一チッ
プ内で２系統に分割し、一方の系統からのアクセス中に
他方の系統がセットアツプするよう動作させることにょ
シ、サイクルタイムの高速化を図るものである。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例のカラム方向シリアル・アクセス・メモリ
の内部回路構成図、第２図はその動作説明図である。こ
れは、カラム方向のシリアルアクセス機能を有する半導
体メモリにおりて、同一チップ内にデータ選択・取り出
しのための手段を２系統設けたもので、２０．２２はＡ
系統ビット線ま九はデータレジスタ、２１．２３はＢ系
統ビット線またはデータレジスタ、２４．２６はＡ系統
カラム選択ゲート回路、２５．２７はＢ系統カラム選択
ゲート回路、２８．３０はＡ系統カラム選択線駆動回路
、２９．３１はＢ系統カラム選択線駆動回路、３２．３
４はＡ系統デコーダ、３３．３５はＢ系統デコーダ、３
６はＡ系統シリアルアドレス発生回路、３７はＢ系統シ
リアルアドレス発生回路、３８はＡ系統データバス線ス
イッチ回路、３９はＢ系統データバス線スイッチ回路、
４０は出力駆動回路、ＣＡＯ，ＣＡＪ はＡ系統カラ
ム選択線、ＣＢＯ２ＣＢ１ はＢ系統カラム選択線、Ｄ
ＢＡ、ＤＢＡ はＡ系統データバス線対、ＤＢＢ、ＤＢ
ＢＦｉＢ系統データ系統データバス上対系統アドレスバ
スｉ、ＡＢはＢ系統アドレスバス線ＳＯは出力である。
図は同実施例のカラム方向シリアル・アクセス・メモリ
の内部回路構成図、第２図はその動作説明図である。こ
れは、カラム方向のシリアルアクセス機能を有する半導
体メモリにおりて、同一チップ内にデータ選択・取り出
しのための手段を２系統設けたもので、２０．２２はＡ
系統ビット線ま九はデータレジスタ、２１．２３はＢ系
統ビット線またはデータレジスタ、２４．２６はＡ系統
カラム選択ゲート回路、２５．２７はＢ系統カラム選択
ゲート回路、２８．３０はＡ系統カラム選択線駆動回路
、２９．３１はＢ系統カラム選択線駆動回路、３２．３
４はＡ系統デコーダ、３３．３５はＢ系統デコーダ、３
６はＡ系統シリアルアドレス発生回路、３７はＢ系統シ
リアルアドレス発生回路、３８はＡ系統データバス線ス
イッチ回路、３９はＢ系統データバス線スイッチ回路、
４０は出力駆動回路、ＣＡＯ，ＣＡＪ はＡ系統カラ
ム選択線、ＣＢＯ２ＣＢ１ はＢ系統カラム選択線、Ｄ
ＢＡ、ＤＢＡ はＡ系統データバス線対、ＤＢＢ、ＤＢ
ＢＦｉＢ系統データ系統データバス上対系統アドレスバ
スｉ、ＡＢはＢ系統アドレスバス線ＳＯは出力である。
以下動作を述べる。ここでアクセスは、ビット線対また
はデータレジスタを２０．２１．：！２，２３゜・・・
の屓で行なうものとする。本ブイクルが、Ａ系統に属す
るビット線対またはデータレジスタ２２のデータをアク
セスするサイクルの場合について以下説明する。即ち前
ブイクルは、Ｂ系統からアクセスするサイクルであるた
め、データバス線スイッチ回路３Ｂは第２図のステツブ
Ｓ１の如くオフ、スイッチ回路３９はステツブ８１１の
如くオン状態にあル、ステツブＳＪＪ、ＳＪ＆の如く出
力駆動回路４０には、ビット線対またはデータレジスタ
２１のデータがデータバスＭＤＢＢ、ＤＢＢを介して転
送される。出力駆動回路４０から切シ離されているＡ系
統は、シリアルアドレス発生回路３６にアドレスがセッ
トされ、デコーダＳ４が選択され、カラム選択線ＣＡＪ
が活性状態となり、ビット線対あるいはデータレジスタ
２２のデータが、ステツブＳ５の如くデータバス線ＤＢ
Ａ、ＤＢＡに転送される。
はデータレジスタを２０．２１．：！２，２３゜・・・
の屓で行なうものとする。本ブイクルが、Ａ系統に属す
るビット線対またはデータレジスタ２２のデータをアク
セスするサイクルの場合について以下説明する。即ち前
ブイクルは、Ｂ系統からアクセスするサイクルであるた
め、データバス線スイッチ回路３Ｂは第２図のステツブ
Ｓ１の如くオフ、スイッチ回路３９はステツブ８１１の
如くオン状態にあル、ステツブＳＪＪ、ＳＪ＆の如く出
力駆動回路４０には、ビット線対またはデータレジスタ
２１のデータがデータバスＭＤＢＢ、ＤＢＢを介して転
送される。出力駆動回路４０から切シ離されているＡ系
統は、シリアルアドレス発生回路３６にアドレスがセッ
トされ、デコーダＳ４が選択され、カラム選択線ＣＡＪ
が活性状態となり、ビット線対あるいはデータレジスタ
２２のデータが、ステツブＳ５の如くデータバス線ＤＢ
Ａ、ＤＢＡに転送される。
本サイクルに入ると、データバス線スイッチ回路３９は
ステツブ８３１の如くオフし、スイッチ回路３８はステ
ツブ８２１の如くオン状態となシ、データバス線ＤＢＡ
、ＤＢＡと出力駆動回路４０が接続され、との出力駆動
回路４０にビット線対またはデータレジスタ２２のデー
タがステツブＳ２３の如く転送され、出力される。出力
駆動回路４０から切り離されたＢ系統は、シリアルアド
レス発生回路３７が活性化され、アドレスがステツブＳ
３２の如くカウントアツプあるいはカウントダウンする
。このカウントアツプあるいはカウントダウンしたアド
レスに対しデコーダ３５が選択され、ステツブ３．ｔ４
の如くカラム選択線ＣＢＩが活性化され、ビット線対ま
たはデータレジスタ２３のデータがデータバス線ＤＢＢ
、ＤＢＢ にステツブＳ３５の如く転送され、次ブイク
ルでのアクセスに対してセットアツプされる。
ステツブ８３１の如くオフし、スイッチ回路３８はステ
ツブ８２１の如くオン状態となシ、データバス線ＤＢＡ
、ＤＢＡと出力駆動回路４０が接続され、との出力駆動
回路４０にビット線対またはデータレジスタ２２のデー
タがステツブＳ２３の如く転送され、出力される。出力
駆動回路４０から切り離されたＢ系統は、シリアルアド
レス発生回路３７が活性化され、アドレスがステツブＳ
３２の如くカウントアツプあるいはカウントダウンする
。このカウントアツプあるいはカウントダウンしたアド
レスに対しデコーダ３５が選択され、ステツブ３．ｔ４
の如くカラム選択線ＣＢＩが活性化され、ビット線対ま
たはデータレジスタ２３のデータがデータバス線ＤＢＢ
、ＤＢＢ にステツブＳ３５の如く転送され、次ブイク
ルでのアクセスに対してセットアツプされる。
第４図の如き従来のシリアルアクセス方式では、第５図
の如くサイクルタイムの高速化がなされないのに対し、
第１図の如き本発明ではＡ、Ｂ各系統が両方で働くため
、第２図の如くサイクルタイムが従来の半分の時間で済
むため、サイクルタイムの高速化が可能となるものであ
る。
の如くサイクルタイムの高速化がなされないのに対し、
第１図の如き本発明ではＡ、Ｂ各系統が両方で働くため
、第２図の如くサイクルタイムが従来の半分の時間で済
むため、サイクルタイムの高速化が可能となるものであ
る。
以上説明した如く本発明によれば、一方の系統でデータ
出力中に、他方の系統がデータをセットアツプするよう
交互に動作させるようにしたため、サイクルタイムの高
速化が可能となり、また同一チップ内にデータ選択・取
り出し回路を２系統設けたため、１チツグで高速のメモ
リ動作が行なえるものである。
出力中に、他方の系統がデータをセットアツプするよう
交互に動作させるようにしたため、サイクルタイムの高
速化が可能となり、また同一チップ内にデータ選択・取
り出し回路を２系統設けたため、１チツグで高速のメモ
リ動作が行なえるものである。
第１図は本発明の一実施例の回路構成図、第２図は同回
路の動作説明図、第３図はランダム・アクセス・メモリ
でのカラム方向の内部回路動作図、第４図は従来方式に
おけるカラム方向シリアル・アクセス・メモリの内部回
路構成図、第５図は同動作説明図である。 ２０．２２・・・Ａ系統ビット線ｔたはデータレジスタ
、２１．２３・・・Ｂ系統ビット線またはデータレジス
タ、２４．２６・・・Ａ系統カラム選択ゲート回路、２
５．２７・・・Ｂ系統カラム選択ゲート回路、２８．３
０・・・Ａ系統カラム選択線駆動回路、：Ｉ９，３１・
・・Ｂ系統カラム選択線駆動回路、３２．３４・−Ａ系
統デコーダ、３３．３５・・・Ｂ系統デコーダ、３６・
・−Ａ系統シリアルアドレス発生回路、３７・・・Ｂ系
統シリアルアドレス発生回路、３８・・・Ａ系統データ
バス線スイッチ回路、３９・・・Ｂ系統データバス線ス
イッチ回路、４０・・・出力駆動回路、ＣＡＯ，ＣＡＪ
・・・Ａ系統カラム選択線、ＣＢＯ，ＣＢＪ・・・
Ｂ系統カラム選択線、ＤＢＡ、ＤＢＡ ・・・Ａ系統デ
ータバス線対、ＤＢＢ、ＤＢＢ ・・・Ｂ系統データ
バス線対、ＡＡ・・・Ａ系統アドレスバス線、ＡＢ・・
・Ｂｉ統子アドレスバス線ＳＯ・・・出力。
路の動作説明図、第３図はランダム・アクセス・メモリ
でのカラム方向の内部回路動作図、第４図は従来方式に
おけるカラム方向シリアル・アクセス・メモリの内部回
路構成図、第５図は同動作説明図である。 ２０．２２・・・Ａ系統ビット線ｔたはデータレジスタ
、２１．２３・・・Ｂ系統ビット線またはデータレジス
タ、２４．２６・・・Ａ系統カラム選択ゲート回路、２
５．２７・・・Ｂ系統カラム選択ゲート回路、２８．３
０・・・Ａ系統カラム選択線駆動回路、：Ｉ９，３１・
・・Ｂ系統カラム選択線駆動回路、３２．３４・−Ａ系
統デコーダ、３３．３５・・・Ｂ系統デコーダ、３６・
・−Ａ系統シリアルアドレス発生回路、３７・・・Ｂ系
統シリアルアドレス発生回路、３８・・・Ａ系統データ
バス線スイッチ回路、３９・・・Ｂ系統データバス線ス
イッチ回路、４０・・・出力駆動回路、ＣＡＯ，ＣＡＪ
・・・Ａ系統カラム選択線、ＣＢＯ，ＣＢＪ・・・
Ｂ系統カラム選択線、ＤＢＡ、ＤＢＡ ・・・Ａ系統デ
ータバス線対、ＤＢＢ、ＤＢＢ ・・・Ｂ系統データ
バス線対、ＡＡ・・・Ａ系統アドレスバス線、ＡＢ・・
・Ｂｉ統子アドレスバス線ＳＯ・・・出力。
Claims (2)
- （１）カラム方向のシリアルアクセス機能を有する半導
体メモリであって、同一チップ内にデータ選択・取り出
し回路を２系統設け、一方の系統でデータ出力中に他方
の系統がデータをセットアップするよう交互に動作させ
ることを特徴とする半導体メモリ。 - （２）前記データ選択・取り出し回路は、第１、第２系
統のシリアルアドレス発生回路と、その出力をそれぞれ
デコードする第１、第２系統のデコーダと、これらデコ
ーダの出力で第１、第２系統のビット線またはデータレ
ジスタからデータを取り出しそれぞれ第１、第２系統の
データバスに与える第１、第２系統のカラム選択ゲート
回路と、前記第１、第２系統のデータバスからのデータ
出力をそれぞれオン／オフする第１、第２系統のスイッ
チ回路と、該スイッチ回路から得られるデータを選択的
に出力する出力駆動回路とを具備したことを特徴とする
特許請求の範囲第１項に記載の半導体メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61151582A JPS639096A (ja) | 1986-06-30 | 1986-06-30 | 半導体メモリ |
| EP87109345A EP0254886B1 (en) | 1986-06-30 | 1987-06-29 | Serially-accessed type memory device |
| DE87109345T DE3786204T2 (de) | 1986-06-30 | 1987-06-29 | Speicheranordnung des Serienzugriffstyps. |
| KR1019870006674A KR960001781B1 (ko) | 1986-06-30 | 1987-06-30 | 직렬억세스형 기억장치 |
| US07/794,668 US5237532A (en) | 1986-06-30 | 1991-11-18 | Serially-accessed type memory device for providing an interleaved data read operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61151582A JPS639096A (ja) | 1986-06-30 | 1986-06-30 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS639096A true JPS639096A (ja) | 1988-01-14 |
Family
ID=15521664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61151582A Pending JPS639096A (ja) | 1986-06-30 | 1986-06-30 | 半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0254886B1 (ja) |
| JP (1) | JPS639096A (ja) |
| KR (1) | KR960001781B1 (ja) |
| DE (1) | DE3786204T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0283891A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体メモリ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5346238A (en) * | 1976-10-08 | 1978-04-25 | Toshiba Corp | Semiconductor memory unit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4344156A (en) * | 1980-10-10 | 1982-08-10 | Inmos Corporation | High speed data transfer for a semiconductor memory |
| JPS60175293A (ja) * | 1984-02-21 | 1985-09-09 | Toshiba Corp | 半導体メモリ |
| US4680738A (en) * | 1985-07-30 | 1987-07-14 | Advanced Micro Devices, Inc. | Memory with sequential mode |
-
1986
- 1986-06-30 JP JP61151582A patent/JPS639096A/ja active Pending
-
1987
- 1987-06-29 EP EP87109345A patent/EP0254886B1/en not_active Expired - Lifetime
- 1987-06-29 DE DE87109345T patent/DE3786204T2/de not_active Expired - Lifetime
- 1987-06-30 KR KR1019870006674A patent/KR960001781B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5346238A (en) * | 1976-10-08 | 1978-04-25 | Toshiba Corp | Semiconductor memory unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0283891A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3786204D1 (de) | 1993-07-22 |
| KR880000959A (ko) | 1988-03-30 |
| EP0254886A3 (en) | 1990-02-14 |
| EP0254886B1 (en) | 1993-06-16 |
| KR960001781B1 (ko) | 1996-02-05 |
| DE3786204T2 (de) | 1993-12-02 |
| EP0254886A2 (en) | 1988-02-03 |
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