JPS6363200A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6363200A JPS6363200A JP61208401A JP20840186A JPS6363200A JP S6363200 A JPS6363200 A JP S6363200A JP 61208401 A JP61208401 A JP 61208401A JP 20840186 A JP20840186 A JP 20840186A JP S6363200 A JPS6363200 A JP S6363200A
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- JP
- Japan
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- signal
- cas
- buffer circuit
- falling
- output buffer
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000006870 function Effects 0.000 claims description 2
- 230000000630 rising effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
- G11C7/1033—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers using data registers of which only one stage is addressed for sequentially outputting data from a predetermined number of stages, e.g. nibble read-write mode
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はニブルモード等の高速アクセスモードを備え
た半導体記憶装置の高速化に関するも・のである。
た半導体記憶装置の高速化に関するも・のである。
従来ダイナミック型ＭＯ８ＲＡＭではニブルそ一ドと称
する高速シリアルアクセヌモードを備えているものがあ
る。この動作を従来例に従って説明す゛る。第５図に従
来のニブＡ／％−ド付ダイナミックＭＯ８ｆｔＡＭのブ
ロック図を示す、メモリセルアレイ（１）へ４組の入出
力線（”１０１）〜（Ｉ２Ｏ３）が入っており、これは
２ビット分を除く外部アドレス信号に従ってＸ、Ｙデコ
ーダ（２１、＋３）にょ力４ビットのメモリセルに対し
、データの入出力を行う。
する高速シリアルアクセヌモードを備えているものがあ
る。この動作を従来例に従って説明す゛る。第５図に従
来のニブＡ／％−ド付ダイナミックＭＯ８ｆｔＡＭのブ
ロック図を示す、メモリセルアレイ（１）へ４組の入出
力線（”１０１）〜（Ｉ２Ｏ３）が入っており、これは
２ビット分を除く外部アドレス信号に従ってＸ、Ｙデコ
ーダ（２１、＋３）にょ力４ビットのメモリセルに対し
、データの入出力を行う。
ＣＰＡ＋）〜（ＦＡ４）はいずれも前置増幅器であり、
これは入出力線（１１０１）〜（Ｉ２Ｏ３）のデータを
増幅しア第２゜い出力線＜ｌ１０ｈ〜（１１０Ｆ）に伝
えたシその逆の動作を行う・第２の入出力ｍ（１１０Ｉ
＊）〜（１１０４＊）は伝達ゲート（Ｇ、）〜（Ｇ４）
を介して入力バッファ回路（４）および出力バッファ回
路（５）Ｋ接続される。伝達ゲート（Ｇ＋）〜（Ｇ４）
は外部アドレスｉｆのうち前記２ビット分をアドレヌバ
ツファ回ｉ＆１ＮＦＰ（６）を介して与えられるアドレ
スデコーダ（Ａ％）〜（Ａ４）により４つのうち１つの
みが導通（以下ＯＮと略記）状態となり、これに対応す
る第２の入出力線（１１０Ｆ ）〜（Ｉｌｏｔ）の１つ
が入、出力バッファ回路（４） ｌ ［５）に接続され
る。さらにこのアドレスデコーダ（Ａ＋）〜（Ａ４）は
シフタレジスタ機能も備えておシ、端子（７）からＣＡ
Ｓ信号が凡Ａｓ信号が、ＬＯＷレベル（以下りと略記）
の間に、２回以上ＣＡ８信号が、Ｈｉｇｈレベル（以下
Ｈと略記）からＬになる場合、２回以降の立下り時ごと
にシフトレジスタが動作し、最初デコーダ（Ａ１）〜（
Ａ４）で選ばれた、伝達ゲートのすぐ隣のゲートに順次
ＯＮ状態が移っていくようになっている。
これは入出力線（１１０１）〜（Ｉ２Ｏ３）のデータを
増幅しア第２゜い出力線＜ｌ１０ｈ〜（１１０Ｆ）に伝
えたシその逆の動作を行う・第２の入出力ｍ（１１０Ｉ
＊）〜（１１０４＊）は伝達ゲート（Ｇ、）〜（Ｇ４）
を介して入力バッファ回路（４）および出力バッファ回
路（５）Ｋ接続される。伝達ゲート（Ｇ＋）〜（Ｇ４）
は外部アドレスｉｆのうち前記２ビット分をアドレヌバ
ツファ回ｉ＆１ＮＦＰ（６）を介して与えられるアドレ
スデコーダ（Ａ％）〜（Ａ４）により４つのうち１つの
みが導通（以下ＯＮと略記）状態となり、これに対応す
る第２の入出力線（１１０Ｆ ）〜（Ｉｌｏｔ）の１つ
が入、出力バッファ回路（４） ｌ ［５）に接続され
る。さらにこのアドレスデコーダ（Ａ＋）〜（Ａ４）は
シフタレジスタ機能も備えておシ、端子（７）からＣＡ
Ｓ信号が凡Ａｓ信号が、ＬＯＷレベル（以下りと略記）
の間に、２回以上ＣＡ８信号が、Ｈｉｇｈレベル（以下
Ｈと略記）からＬになる場合、２回以降の立下り時ごと
にシフトレジスタが動作し、最初デコーダ（Ａ１）〜（
Ａ４）で選ばれた、伝達ゲートのすぐ隣のゲートに順次
ＯＮ状態が移っていくようになっている。
詳細なタイミング関係を第６図（ａ）〜（ｈ）を用いて
説明する０図（ａ）は、ＲＡＳ信号を、図（ｂｌはＣＡ
Ｓ信号を、図（Ｃ１は外部アドレス信号を、図（Ｃ）は
ＷＥ倍信号、図ｆｄ’ｌ 、 （ｅｌ 、 （ｆ）はい
ずｎも以下に述べる判定回路の部分の信号を、図（ｇ）
は、Ｄｏｕｔ信号をそれぞれ出力する。
説明する０図（ａ）は、ＲＡＳ信号を、図（ｂｌはＣＡ
Ｓ信号を、図（Ｃ１は外部アドレス信号を、図（Ｃ）は
ＷＥ倍信号、図ｆｄ’ｌ 、 （ｅｌ 、 （ｆ）はい
ずｎも以下に述べる判定回路の部分の信号を、図（ｇ）
は、Ｄｏｕｔ信号をそれぞれ出力する。
第１サイクル（ＲＡＳ信号がＬの期間のＣＡＳ信号の最
初の立下りをトリガとするサイクル）は必ずノーマルモ
ードであシ、 ＲＡＳ 、 ＣＡＳ信号の立下りエツチ
テラッチされたａウアドレヌｋＬＡ１、コラムアドレス
ＣＡ、に対応するアドレスのデータがＣＡＢ信号立下り
から時間ｔＡｅ経て出力される。更に１回立上り立ち下
るとこの間にシフトレジスタが１つ進みニブルモードに
入る。こ＼で次のニブルビットアドレスのデータがゲー
ト（Ｇ１）〜（Ｇ４）の切り替えのみで出力バッファ回
路（５）ヲ介して外部に出力される。この時のアクセヌ
タイムｔＡハノーマルモード時のアクセスタイムｔＡよ
シはるかに小さい、さらに１回ＣＡ８信号が立上シ立下
る時にＷＥ倍信号Ｌになっていると次のニブルビットに
はデータが書き込まれ、Ｄｏｕｔ信号はハイインピーダ
ンス状態のま＼である。こ＼でＤｏｕ を信！ ’５１
− ハイインピーダンスにする場合をＥａｒｌｙ Ｗｒ
ｉｔｅと呼び、リードしり後にライトする（ Ｄｏｕｔ
が出るが、その出力ヲ保チつつ、該轟アドレスにデータ
を書き込む）場合をＤｅｌａｙｅｄ Ｗｒｉ ｔｅと呼
ぶ０両者ノ判定はＷＥｉ号立下υとＣＡＳ信号立下りの
間の時間ｔＷＣで決定される。このＥａｒｌｙ Ｗｒｉ
ｔｅ判定回路を第７図にまた、その動作タイミングを第
６図に示す。
初の立下りをトリガとするサイクル）は必ずノーマルモ
ードであシ、 ＲＡＳ 、 ＣＡＳ信号の立下りエツチ
テラッチされたａウアドレヌｋＬＡ１、コラムアドレス
ＣＡ、に対応するアドレスのデータがＣＡＢ信号立下り
から時間ｔＡｅ経て出力される。更に１回立上り立ち下
るとこの間にシフトレジスタが１つ進みニブルモードに
入る。こ＼で次のニブルビットアドレスのデータがゲー
ト（Ｇ１）〜（Ｇ４）の切り替えのみで出力バッファ回
路（５）ヲ介して外部に出力される。この時のアクセヌ
タイムｔＡハノーマルモード時のアクセスタイムｔＡよ
シはるかに小さい、さらに１回ＣＡ８信号が立上シ立下
る時にＷＥ倍信号Ｌになっていると次のニブルビットに
はデータが書き込まれ、Ｄｏｕｔ信号はハイインピーダ
ンス状態のま＼である。こ＼でＤｏｕ を信！ ’５１
− ハイインピーダンスにする場合をＥａｒｌｙ Ｗｒ
ｉｔｅと呼び、リードしり後にライトする（ Ｄｏｕｔ
が出るが、その出力ヲ保チつつ、該轟アドレスにデータ
を書き込む）場合をＤｅｌａｙｅｄ Ｗｒｉ ｔｅと呼
ぶ０両者ノ判定はＷＥｉ号立下υとＣＡＳ信号立下りの
間の時間ｔＷＣで決定される。このＥａｒｌｙ Ｗｒｉ
ｔｅ判定回路を第７図にまた、その動作タイミングを第
６図に示す。
φＧは出力バッファ回路（５）を制御する出力制御信号
であシ、Ｈになると出力バッファ回路（５）が駆動され
有効（ｖａｌｉｄ）なりｏｕｔ信号を出力する。（ρｏ
ｕｔ信号はハイインピーダンス状態でなくなる。）ＣＡ
Ｓ信号が立下ると一定の遅延時間τ１を経た後にノード
Ｎ１がＨとなる。この時ＷＥがＨ（すなわち１１ＬＥＡ
Ｄ ）ならば、Ａ０はＨレベルに立上る。！たノードＮ
ｌがＨになる以前にＷＥがＬとなっているとＥａｒｌｙ
Ｗｒｉｔｅとなり一〇はＭ）ま＼となりＤｏｕ ｔは
ハイインピーダンス状態を保つ、実際上はノーマルモー
ド時には上記Ｅａｒｌｙ ＷｒｉｔｅにするためのＷＥ
信号立下げタイミングの余裕をとるためにτ１を大きく
とシ、ｔｗｃ＜０でもＥａｒ Ｉｙ Ｗｒ ｉ ｔｅに
なる領域があるのが普通である。ノーマルモードアクセ
ス時ＫｉｄφＧの立ち上シは前置増幅器（ＦＡＩ）〜（
ＰＡ４）が動作し、出力バッファ回路（５）の入力にま
でデータが読み出されるまでの遅延を経て立上るノード
（Ｎ、）の電位ｖ３により定まり、これがアクセス時間
（出力バッファ回路（５）が動作するまでの時間）を決
定しておシ、上記遅延τ１はアクセス時間を決める要因
にならないが、ニブルモード時には伝達ゲート（Ｇ１）
〜（Ｇ４）の切シ換えをした後、直ちにＶｌを立上げる
ので、遅延時間τｉがニブルモード、アクセスタイムを
決定してしまうことになる。
であシ、Ｈになると出力バッファ回路（５）が駆動され
有効（ｖａｌｉｄ）なりｏｕｔ信号を出力する。（ρｏ
ｕｔ信号はハイインピーダンス状態でなくなる。）ＣＡ
Ｓ信号が立下ると一定の遅延時間τ１を経た後にノード
Ｎ１がＨとなる。この時ＷＥがＨ（すなわち１１ＬＥＡ
Ｄ ）ならば、Ａ０はＨレベルに立上る。！たノードＮ
ｌがＨになる以前にＷＥがＬとなっているとＥａｒｌｙ
Ｗｒｉｔｅとなり一〇はＭ）ま＼となりＤｏｕ ｔは
ハイインピーダンス状態を保つ、実際上はノーマルモー
ド時には上記Ｅａｒｌｙ ＷｒｉｔｅにするためのＷＥ
信号立下げタイミングの余裕をとるためにτ１を大きく
とシ、ｔｗｃ＜０でもＥａｒ Ｉｙ Ｗｒ ｉ ｔｅに
なる領域があるのが普通である。ノーマルモードアクセ
ス時ＫｉｄφＧの立ち上シは前置増幅器（ＦＡＩ）〜（
ＰＡ４）が動作し、出力バッファ回路（５）の入力にま
でデータが読み出されるまでの遅延を経て立上るノード
（Ｎ、）の電位ｖ３により定まり、これがアクセス時間
（出力バッファ回路（５）が動作するまでの時間）を決
定しておシ、上記遅延τ１はアクセス時間を決める要因
にならないが、ニブルモード時には伝達ゲート（Ｇ１）
〜（Ｇ４）の切シ換えをした後、直ちにＶｌを立上げる
ので、遅延時間τｉがニブルモード、アクセスタイムを
決定してしまうことになる。
従来の半導体記憶装置は上記のように構成されているの
で読み出し／書き込みの判定回路によりニブルモード時
のアクセスタイムが必要以上に長くなると云った問題点
があった。
で読み出し／書き込みの判定回路によりニブルモード時
のアクセスタイムが必要以上に長くなると云った問題点
があった。
この発明は上記の如き問題点を解決するためになされた
ものでニブルモード時のアクセスタイムを必要以上に長
くすることなくかつノーマルモードの読み出し／書き込
み判定タイミングに余裕を持たせることができる半導体
記憶装置を提供することを目的とする。
ものでニブルモード時のアクセスタイムを必要以上に長
くすることなくかつノーマルモードの読み出し／書き込
み判定タイミングに余裕を持たせることができる半導体
記憶装置を提供することを目的とする。
この発明に係る半導体記憶装置は判定部が出力バッファ
回路に与えられる制御信号のタイミングをノ・−ツルモ
ード時であるかニブルモード時であるかにより切り替え
るようにしたものである。
回路に与えられる制御信号のタイミングをノ・−ツルモ
ード時であるかニブルモード時であるかにより切り替え
るようにしたものである。
この発明におけ乞読み出し／書き込み判定部はノーマル
モードアクセヌ時であるか、ニブルモードアクセス時で
あるかにより出力バツファ回路に与える制御信号のタイ
ミングを切シ替える。
モードアクセヌ時であるか、ニブルモードアクセス時で
あるかにより出力バツファ回路に与える制御信号のタイ
ミングを切シ替える。
第１図はこの発明の一実施例を示すブロック図であシ、
（１）〜（７） 、 （Ａｔ）〜（Ａ４） 、 （Ｇｌ
）〜（Ｇ４） 、 ＜ ｌ１０１）〜（１１０４）
、（Ｉ１０？）〜（Ｉ１０？）、（ＰＡ、）〜（ＰＡ４
）はいずれも従来の同一符号のもの同一または相当部分
、（８）は、ＷＥ信号が与えられる端子、（９）は、ｍ
ｓ倍信号与えられる端子、ＧＯは、判定部であってこの
実施例では端子（７） 、 （８） 、 （９）からそ
れぞれ、ＣＡＢ 、 ＷＥ 、 ＲＡＳ信号が与えられ
、出力ハツファ回路（５）に制御信号φＧを与え−る判
定回路である・第２図・第８図は、判定回路（１０の詳
細を示す論理回路図であシ、（ロ）はインバータ、（２
）は２人力ＮＯＲゲート、（至）は２人力ＮＡＮＤゲー
ト、α（は２人力ＯＲゲート、（至）は信号φＮが現わ
れるノードである。但し、（Ｎ１）〜（Ｎ８）は、いず
れも従来の同一符号のものの相当部分である・ この実施例は上記のように構成したので第４図（ａ１〜
（ｉ）に示す如く動作する・ すなわち、第４図（ａ）〜（ｉ）はこの実施例の各部の
電位のタイミング関係を示す動作タイミング図であυ、
第２図−第８図に示したＥａｒｌｙ Ｗｒｉｔｅ／＆ａ
ｄ判定回路ではφＮなる信号によｐ、ＣＡｓ信号の立ち
下シからノード（Ｎ１）の信号Ｎ１の立上シまでの時間
が、切シ替えられるようになっている。 ＲＡＳサイ’
７ ／Ｌ／の一番目のＣＡＳ立下り時にはφＮ＝“Ｌ”
であシ、従って第５図に示した従来例と同じタイミング
動作をし、ＣＡＢの立下シからｔＡなる時間を経て読み
出しデータが外部出力される０次に、ＣＡＳが立上ると
φＮ＝“Ｈ”となシ、これは以後ＲＡＳが立上がってＲ
ＡＳサイクルが終了するまで“Ｈ″レベル保つ。
（１）〜（７） 、 （Ａｔ）〜（Ａ４） 、 （Ｇｌ
）〜（Ｇ４） 、 ＜ ｌ１０１）〜（１１０４）
、（Ｉ１０？）〜（Ｉ１０？）、（ＰＡ、）〜（ＰＡ４
）はいずれも従来の同一符号のもの同一または相当部分
、（８）は、ＷＥ信号が与えられる端子、（９）は、ｍ
ｓ倍信号与えられる端子、ＧＯは、判定部であってこの
実施例では端子（７） 、 （８） 、 （９）からそ
れぞれ、ＣＡＢ 、 ＷＥ 、 ＲＡＳ信号が与えられ
、出力ハツファ回路（５）に制御信号φＧを与え−る判
定回路である・第２図・第８図は、判定回路（１０の詳
細を示す論理回路図であシ、（ロ）はインバータ、（２
）は２人力ＮＯＲゲート、（至）は２人力ＮＡＮＤゲー
ト、α（は２人力ＯＲゲート、（至）は信号φＮが現わ
れるノードである。但し、（Ｎ１）〜（Ｎ８）は、いず
れも従来の同一符号のものの相当部分である・ この実施例は上記のように構成したので第４図（ａ１〜
（ｉ）に示す如く動作する・ すなわち、第４図（ａ）〜（ｉ）はこの実施例の各部の
電位のタイミング関係を示す動作タイミング図であυ、
第２図−第８図に示したＥａｒｌｙ Ｗｒｉｔｅ／＆ａ
ｄ判定回路ではφＮなる信号によｐ、ＣＡｓ信号の立ち
下シからノード（Ｎ１）の信号Ｎ１の立上シまでの時間
が、切シ替えられるようになっている。 ＲＡＳサイ’
７ ／Ｌ／の一番目のＣＡＳ立下り時にはφＮ＝“Ｌ”
であシ、従って第５図に示した従来例と同じタイミング
動作をし、ＣＡＢの立下シからｔＡなる時間を経て読み
出しデータが外部出力される０次に、ＣＡＳが立上ると
φＮ＝“Ｈ”となシ、これは以後ＲＡＳが立上がってＲ
ＡＳサイクルが終了するまで“Ｈ″レベル保つ。
これにより２２回目以降ＣＡＢ−の立下り時にはノード
（Ｎ、）の信号Ｎ２はＣＡＳ立下シからゲート一段遅れ
で立上る。すなわち、この場合従来例よシ早くＥａｒｌ
ｙ Ｗｒｉｔｅの判定が行なわれ、この結果読み出しサ
イクル時にはデータ出力を従来例よシ早くＥａｒｌｙ
Ｗｒｉｔｅの判定が行われ、この結果読み出しサイクル
時にはデータ出力を従来例のｔ實より短いｔ？なるアク
セヌタイムで出力することができる。
（Ｎ、）の信号Ｎ２はＣＡＳ立下シからゲート一段遅れ
で立上る。すなわち、この場合従来例よシ早くＥａｒｌ
ｙ Ｗｒｉｔｅの判定が行なわれ、この結果読み出しサ
イクル時にはデータ出力を従来例よシ早くＥａｒｌｙ
Ｗｒｉｔｅの判定が行われ、この結果読み出しサイクル
時にはデータ出力を従来例のｔ實より短いｔ？なるアク
セヌタイムで出力することができる。
なお、この場合、２回目以降のＣＡ８立下立下シュプル
モード動作時）のＥａｒｌｙ Ｗｒｉｔｅにするための
ＷＥ立下げタイミングには、余裕がなくなるがこれはア
クセヌタイムの犠牲よシは実際上の問題は小さい なお、上記実施例ではニブルモードと称する４ビツトシ
リアルアクセスの場合を示したが、これは８ビツト等の
多ビットシリアルアクセヌでも同様である・また上記実
施例ではダイナミ・ツク型ＭＯＳ ＲＡＭに限って示し
たが他の種類の記憶装置であっても同様である。
モード動作時）のＥａｒｌｙ Ｗｒｉｔｅにするための
ＷＥ立下げタイミングには、余裕がなくなるがこれはア
クセヌタイムの犠牲よシは実際上の問題は小さい なお、上記実施例ではニブルモードと称する４ビツトシ
リアルアクセスの場合を示したが、これは８ビツト等の
多ビットシリアルアクセヌでも同様である・また上記実
施例ではダイナミ・ツク型ＭＯＳ ＲＡＭに限って示し
たが他の種類の記憶装置であっても同様である。
以上のようにこの発明によればニブルモード時のアクセ
ヌタイムを損う（長くする）ことなくかつノーマルモー
ド時のライト信号入力タイミングの余裕は確保すること
ができる効果がある。
ヌタイムを損う（長くする）ことなくかつノーマルモー
ド時のライト信号入力タイミングの余裕は確保すること
ができる効果がある。
第１図は、この発明の一実施例の全体を示すブロック図
、第２図・第８図は、いずれもこの発明の一実施例の部
分を示す論理回路図、第４図はこの発明の一実施例の動
作を説明する動作タイミング図、第５図は従来の半導体
記憶装置を示すブロック図、第６図は従来の半導体記憶
装置の動作を説明する動作タイミング図、第７図は従来
の半導体記憶装置の部分を示す論理回路図である。 図において、（１）はメモリセルアレイ、（５）は出力
バッファ回路、ＧＯは判定部である。 なお各図中、同一符号は同一または相当部分を示す。 代地式 大岩増雄 第１図 １：メモリセルアレイ ５：出力ハ゛°ツ７ア固ｐ仁 ｌＯ：￥１１定邪 第２図 Ｊ 第３図 第４図 第５図 第６図
、第２図・第８図は、いずれもこの発明の一実施例の部
分を示す論理回路図、第４図はこの発明の一実施例の動
作を説明する動作タイミング図、第５図は従来の半導体
記憶装置を示すブロック図、第６図は従来の半導体記憶
装置の動作を説明する動作タイミング図、第７図は従来
の半導体記憶装置の部分を示す論理回路図である。 図において、（１）はメモリセルアレイ、（５）は出力
バッファ回路、ＧＯは判定部である。 なお各図中、同一符号は同一または相当部分を示す。 代地式 大岩増雄 第１図 １：メモリセルアレイ ５：出力ハ゛°ツ７ア固ｐ仁 ｌＯ：￥１１定邪 第２図 Ｊ 第３図 第４図 第５図 第６図
Claims (2)
- （１）複数個のメモリセルからなるメモリセルアレイ、
入力バツフア回路および出力バツフア回路を備え、外部
入力記号により、複数ビットのデータがシリアルに読み
出しあるいは書き込まれる動作が可能で、かつアクセス
サイクルの先頭で制御信（＠ＣＡＳ＠）と書き込み制御
信号（＠ＷＥ＠）との前後関係により、当該サイクルで
上記出力バッファ回路を動作させるか否かを判定する機
能を持つ半導体記憶装置において、上記出力バッファ回
路動作判定部が、上記制御信号＠ＣＡＳ＠、＠ＷＥ＠に
基づいて動作し、かつ、この動作タイミングがノーマル
モードアクセス時とニブルモードアクセス時に内部信号
により切り替えられることを特徴とする半導体記憶装置
。 - （２）出力バツフア動作判定部のタイミング切り替えは
ノーマルモードアクセスサイクル時およびノンアクティ
ブ期間とそれ以外の期間とで論理値が異なる信号により
行われることを特徴とする特許請求の範囲第１項記載の
半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208401A JPS6363200A (ja) | 1986-09-03 | 1986-09-03 | 半導体記憶装置 |
| US07/092,615 US4835743A (en) | 1986-09-03 | 1987-09-03 | Semiconductor memory device performing multi-bit Serial operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208401A JPS6363200A (ja) | 1986-09-03 | 1986-09-03 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6363200A true JPS6363200A (ja) | 1988-03-19 |
Family
ID=16555641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61208401A Pending JPS6363200A (ja) | 1986-09-03 | 1986-09-03 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4835743A (ja) |
| JP (1) | JPS6363200A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2950012B2 (ja) * | 1992-04-08 | 1999-09-20 | 日本電気株式会社 | マイクロコンピュータ |
| KR100224775B1 (ko) * | 1996-11-08 | 1999-10-15 | 김영환 | 메모리 소자에서 프리패치 방법 및 이를 적용한 메모리 구조 |
| US7738307B2 (en) * | 2005-09-29 | 2010-06-15 | Hynix Semiconductor, Inc. | Data transmission device in semiconductor memory device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4344156A (en) * | 1980-10-10 | 1982-08-10 | Inmos Corporation | High speed data transfer for a semiconductor memory |
| DE3243496A1 (de) * | 1982-11-24 | 1984-05-24 | Siemens AG, 1000 Berlin und 8000 München | Integrierte halbleiterschaltung mit einem dynamischen schreib-lese-speicher |
| JPH0799616B2 (ja) * | 1984-08-30 | 1995-10-25 | 三菱電機株式会社 | 半導体記憶装置 |
-
1986
- 1986-09-03 JP JP61208401A patent/JPS6363200A/ja active Pending
-
1987
- 1987-09-03 US US07/092,615 patent/US4835743A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4835743A (en) | 1989-05-30 |
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