JPH0713863B2 - ダイナミック型ランダムアクセスメモリ - Google Patents

ダイナミック型ランダムアクセスメモリ

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JPH0713863B2
JPH0713863B2 JP1188304A JP18830489A JPH0713863B2 JP H0713863 B2 JPH0713863 B2 JP H0713863B2 JP 1188304 A JP1188304 A JP 1188304A JP 18830489 A JP18830489 A JP 18830489A JP H0713863 B2 JPH0713863 B2 JP H0713863B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体メモリに係り、特にダイナミック型ラ
ンダムアクセスメモリ（以下、DRAMと略記する）におけ
るアーリーライトモードにおける書込み方式に関する。
（従来の技術） DRAMの大容量化に伴い、ビット線の放電量が多くなるこ
とにより、メモリセルデータの読出し時にビット線対に
生じた電位差をセンス増幅するためのビット線センスア
ンプの動作が低下するという問題があり、このビット線
センスアンプの動作の高速化を図るために、例えば昭和
61年度電子通信学会総合全国大会講演論文集、P2−24
7、三浦ほかによる「大容量DRAMにおけるセンスアンプ
駆動方式」が報告されている。
この種のセンスアンプの高速化を図った従来の大容量DR
AMは、一般に、第４図に示すように、DRAMのメモリセル
アレイにおける各カラムのビット線対（BL1、BL2）とビ
ット線センスアンプNA・アクティブリストア回路PAとの
間に絶縁ゲート型電界効果トランジスタ（MOSトランジ
スタ）からなる電荷転送トランジスタ（CT1、CT2）を接
続し、そのゲートを制御することによってビット線BL1
またはBL2の放電時のグランドノイズを分散し、センス
動作を高速化している。
ここで、ビット線センスアンプNAは、ラッチ信号Ｌによ
り活性化制御されるＮチャネルセンスアンプからなり、
ゲート・ドレインがクロス接続された２個のＮチャネル
トランジスタN1およびN2の各ドレイン（一対のセンスノ
ードSN1、SN2）が対応して電荷転送トランジスタ（C
T1、CT2）の各他端に接続され、この２個のＮチャネル
トランジスタ（N1、N2）の各ソースとVSS電位との間に
ＮチャネルトランジスタN3が接続され、このＮチャネル
トランジスタN3のゲートにラッチ信号Ｌが与えられる。
また、アクティブリストア回路PAは、センスノード対
（SN1、SN2）間に接続されたビット線リストア用のＰチ
ャネルセンスアンプからなり、アクティブリストア信号
ARにより活性化制御さる。
また、電荷転送トランジスタ（CT1、CT2）は、それぞれ
のゲートに電荷転送トランジスタ駆動回路（図示せず）
からビットイネーブル信号BCが与えられ、Ｎチャネルセ
ンスアンプNAが活性化される直前から一定期間オフにな
るように制御される。MCi…は上記各ビット線（BL1、BL
2）にそれぞれ複数個づつ接続されたダイナミック型メ
モリセル、WLi…は上記メモリセルMCi…の電荷転送トラ
ンジスタTMのゲートに接続されているワード線である。
なお、各ビット線（BL1、BL2）にはそれぞれ１個づつダ
ミーセル（DC1、DC2）が接続され、このダミーセル（DC
1、DC2）の電荷転送トランジスタTDのゲートにはダミー
ワード線（DWL1、DWL2）が接続される。また、各ビット
線対（BL1、BL2）には、これを電源電圧Vccの1/2にプリ
チャージおよびイコライズするためのプリチャージ・イ
コライズ回路PRが接続され、これはプリチャージ・イコ
ライズ信号EQLにより活性化制御される。
また、ビット線センスアンプNAには、カラム選択トラン
ジスタ（ST1、ST2）を介したのち複数のカラムに共通に
接続された一対のデータ線（DQ1、DQ2）が接続され、こ
のデータ線（DQ1、DQ2）にはデータバッファDQBを介し
てデータバス（DL1、DL2）が接続される。また、データ
線（DQ1、DQ2）にはデータ書込み回路DWが接続される。
このデータ書込み回路DWは、例えばオアゲート（G1、
G2）と、このオアゲート（G1、G2）の各出力側とデータ
線（DQ1、DQ2）との間に接続されたインバータ（IV1、I
V2）からなり、オアゲート（G1、G2）には相補的な書込
みデータ（DATA、▲▼）およびメモリチップ外
部からの書込みイネーブル信号に基ずいてチップ内部で
発生された書込みイネーブル信号WE＊が入力する。
以下、上記構成のDRAMにおける一般的な動作について第
５図に示す波形を参照して説明する。いま、ビット線対
（BL1、BL2）のうちの一方、例えば第１のビット線BL1
側に接続されているあるメモリセルMC1に0V（“L"レベ
ル）の電位が書込まれている場合において、このメモリ
セルMC1に対する読出しおよび再書込みの動作について
説明する。このDRAMは、電源電位Vccが例えば5Vであ
り、ビット線対をVBL＝Vcc/2なる電圧にプリチャージす
る方式を採用しているので、ワード線が選択されるまで
の期間は各ビット線（BL1、BL2）は等しく、Vcc/2に保
たれている。
アドレス入力としてロウアドレスおよびカラムアドレス
が順次入力し、ロウアドレス入力後にロウアドレススト
ローブ信号が活性化してロウアドレスがデコードされ、
第１のビット線BL1側の選択ワード線WL1が選択されて選
択メモリセルMC1の電荷転送トランジスタTMがオンにな
り、このメモリセルMC1のキャパシタCSから“L"レベル
が読出され、第１のビット線BL1の電位はVcc/2から僅か
に下がる。
一方、上記したように第１のビット線BL1側の選択ワー
ド線が選択されると同時に第２のビット線BL2側のダミ
ーワード線DWL2が選択され、ダミーセルDC2の電荷転送
トランジスタTDがオンになる。ここで、ダミーセルDC2
には例えばVcc/2なる電位が予め書込まれているので、
電荷転送トランジスタTDがオンになってダミーセルDC2
のキャパシタCdと第２のビット線BL2とが短絡しても、
両者は同電位であるので第２のビット線BL2の電位はVcc
/2のまま変化しない。
この後、ビット線対（BL1、BL2）間、つまり、センスノ
ード対（SN1、SN2）間に微少な電位差が生じた時点で、
ビットイネーブル信号BCが接地電位Vssになり、電荷転
送トランジスタ（CT1、CT2）がオフになり、ビット線対
（BL1、BL2）はビット線センスアンプNA・アクティブリ
ストア回路PAから切り離される。そして、ラッチ信号Ｌ
がVcc電位になってＮチャネルセンスセンスアンプNAが
活性化し、一対のセンスノード（SN1、SN2）の微少な電
位差がセンス増幅され、センスノードSN1の電位はVss電
位側に引き落される。さらに、アクティブリストア信号
ARがVcc電位になってアクティブリストア回路PAが活性
化し、センスノードSN2の電位がVcc電位側に引き上げら
れる（リストアされる）。
この後、カラムアドレスストローブ信号が活性化してカ
ラムアドレスがデコードされ、カラムデコード信号CSLi
によりカラム選択トランジスタ対（ST1、ST2）がオンに
なると、センスアンプNAの一対のセンスノード（SN1、S
N2）の電位が一対のデータ線（DQ1、DQ2）を経たのち、
データバッファDQBにより再増幅されて一対のデータバ
ス（DL1、DL2）に出力される。そして、ビットイネーブ
ル信号BCが昇圧電位VBに戻って電荷転送トランジスタCT
1およびCT2がオフからオンに戻ると、ビット線対（B
L1、BL2）とビット線センスアンプNAの一対のセンスノ
ード（SN1、SN2）とが接続され、第１のビット線BL1の
電位は0Vまで低下し、第２のセンスノードSN2の電位はV
cc電位側に上昇し、選択メモリセルMC1およびダミーセ
ルDC2に再書込みが行われる。この後、ワード線WL1およ
びダミーワード線DWL2が非選択状態に戻る。
この再書込み動作が終了した後、前記ビット線プリチャ
ージ・イコライズ信号EQLがVcc電位になり、ビット線対
（BL1、BL2）がプリチャージされる。
上記DRAMにおいては、センスアンプNAの動作時に一対の
センスノード（SN1、SN2）からビット線対（BL1、BL2）
の容量が完全に切り離されているので、センスノード
（SN1、SN2）の負荷が軽減され、高速にセンス増幅する
ことが可能になり、前記ロウアドレスストローブ信号の
立ち下がりからの読出しデータが出力するまでのアクセ
スタイムを短くすることができる。
なお、前記ビットイネーブル信号BCの“H"レベルとして
Vcc電圧を用いる場合には、電荷転送トランジスタ（C
T1、CT2）がオンに戻った後のビット線対（BL1、BL2）
のリストア電位は、電荷転送トランジスタ（CT1、CT2）
の閾値電圧分だけVcc電圧より低くなってしまう。そこ
で、ビット線対（BL1、BL2）のリストア電位としてVcc
電圧を確保するために、第１図に示すように、電荷転送
トランジスタ（CT1、CT2）の挿入位置を、センス動作用
の第１のセンスアンプ（例えばＮチャネルセンスアン
プ）NAとビット線リストア用の第２のセンスアンプ（例
えばＰチャネルセンスアンプ）PAとの間に変更した構成
がよく用いられる。
なお、ＮチャネルセンスアンプNAは前記ビット線センス
アンプNAと同様の構成であってラッチ信号Lnにより活性
化され、ＰチャネルセンスアンプPAは、ゲート・ドレイ
ンがクロス接続された２個のＰチャネルトランジスタP1
およびP2の各ドレインが対応してビット線BL1およびBL2
に接続され、この２個のＰチャネルトランジスタ（P1、
P2）の各ソースとVcc電源との間にＰチャネルトランジ
スタP3が接続され、このＰチャネルトランジスタP3のゲ
ートに反転ラッチ信号▲▼が与えられることにより
活性化される。
この第１図のDRAMにおける従来の動作を第６図を参照し
て説明する。第４図のDRAMと同様に、ビット線対（B
L1、BL2）間、つまり、センスノード対（SN1、SN2）間
に微少な電位差が生じた時点で、ビットイネーブル信号
BCが接地電位Vssになって電荷転送トランジスタ（CT1、
CT2）がオフになると、ビット線対（BL1、BL2）および
ＰチャネルセンスアンプPAがＮチャネルセンスアンプNA
から切り離される。そして、ラッチ信号LnがVcc電位に
なってＮチャネルセンスセンスアンプNAが活性化し、一
対のセンスノード（SN1、SN2）の微少な電位差がセンス
増幅され、このセンスノード（SN1、SN2）の電位差がデ
ータ線（DQ1、DQ2）を経たのち、データバッファDQBに
より再増幅されてデータバス（DL1、DL2）に出力され
る。
この後、反転ラッチ信号▲▼がVss電位になってＰ
チャネルセンスアンプPAが活性化し、ビット線BL2のリ
ストアを開始した後、ビットイネーブル信号BCがVcc電
位に戻って電荷転送トランジスタ（CT1、CT2）がオフか
らオンに戻り、ビット線対（BL1、BL2）とＮチャネルセ
ンスアンプNAの一対のセンスノード（SN1、SN2）とが接
続され、再書込みが行われる。この場合、ビット線BL2
はＰチャネルセンスアンプPAにより直接にリストアされ
るので、リストア電位としてVcc電圧が確保される。
ところで、上記したようにビット線対（BL1、BL2）とビ
ットセンスアンプNAとの間あるいはＰチャネルセンスア
ンプPAとＮチャネルセンスアンプNAとの間に電荷転送ト
ランジスタ（CT1、CT2）が挿入されたDRAMにおいては、
書込みモードの１つであるアーリーライト（EARLY WRI
TE）モードで使用する場合、正常な書込みを行うことが
できないという問題が生じる。即ち、例えば第１図に示
したDRAMのアーリーライトサイクルにおいて、第７図に
示すように、書込みイネーブル信号WE＊が活性化し、書
込みデータ（DATA、▲▼）がデータ書込み回路
DWを経てデータ線（DQ1、DQ2）に書込まれる。
この時、カラム選択トランジスタ（ST1、ST2）はオンに
なっているが、電荷転送トランジスタ（CT1、CT2）がオ
フからオンに戻っていないと、Ｎチャネルセンスアンプ
NAにはデータ線（DQ1、DQ2）からデータを書込むことが
できるが、ＰチャネルセンスアンプPAおよびビット線対
（BL1、BL2）にはデータを書込むことができず、Ｐチャ
ネルセンスアンプPAは選択されたメモリセルMC1のデー
タをリストアし続ける。
従って、電荷転送トランジスタ（CT1、CT2）がオフから
オンに戻っていない間に書込みイネーブル信号WE＊が非
活性状態になると、その後、ビットイネーブル信号BCが
Vcc電位になって電荷転送トランジスタ（CT1、CT2）が
オンに戻った時にＮチャネルセンスアンプNAのデータが
破壊される場合がある。
即ち、ＮチャネルセンスアンプNAにデータ線（DQ1、D
Q2）から書込まれたデータとＰチャネルセンスアンプPA
がリストアし続けているデータとが反転している場合に
は、ＮチャネルセンスアンプNAのデータがＰチャネルセ
ンスアンプPAのデータに反転されてしまう場合が生じ
る。
同様に、第４図に示したDRAMのアーリーライトサイクル
においては、書込みイネーブル信号WE＊が活性化して書
込みデータ（DATA、▲▼）がデータ線（DQ1、D
Q2）に書込まれた時に電荷転送トランジスタ（CT1、C
T2）がオフからオンに戻っていないと、ビット線センス
アンプNAにはデータ線（DQ1、DQ2）からデータを書込む
ことができるが、ビット線対（BL1、BL2）にはデータを
書込むことができない。従って、電荷転送トランジスタ
（CT1、CT2）がオフからオンに戻っていない間に前記書
込みイネーブル信号WE＊が非活性状態になると、その
後、ビットイネーブル信号BCがVB電位になって電荷転送
トランジスタ（CT1、CT2）がオンに戻った時にビット線
センスアンプNAのデータがビット線対（BL1、BL2）の電
位によって破壊される場合がある。
（発明が解決しようとする課題） 上記したようにビット線対とビット線センスアンプの一
対センスノードとの間、または、ビット線センスアンプ
を構成するセンス増幅用の第１のセンスアンプとリスト
ア用の第２のセンスアンプとの間に電荷転送回路が接続
された従来の大容量のDRAMは、データ線からビット線セ
ンスアンプあるいは第１のセンスアンプに書込まれたデ
ータが、アーリーライトサイクルにおいて電荷転送トラ
ンジスタがオフからオンに戻る前に書込みイネーブル信
号が非活性状態になった時に破壊される場合が生じ、ア
ーリーライトモードではビット線対に正常に書込むこと
ができないという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的はアーリーライトモードでも正常な書込みを行う
ことが可能になるダイナミック型ランダムアクセスメモ
リを提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明は、ダイナミック型メモリセルのアレイにおける
各カラムのビット線対とビット線センスアンプの一対の
センスノードとの間、または、ビット線センスアンプを
構成するセンス増幅用の第１のセンスアンプとリストア
用の第２のセンスアンプとの間に電荷転送回路が接続さ
れ、データ書込み回路がデータ線およびカラム選択スイ
ッチ回路および上記ビット線センスアンプを介して上記
ビット線対に接続されたダイナミック型ランダムアクセ
スメモリにおいて、メモリセルデータの読出し時に上記
ビット線対に微少な電位差が生じた時点で上記電荷転送
回路を一時的にオフ状態に制御し、アーリーライトサイ
クルにおける上記データ書込み回路に対する書込みイネ
ーブル信号を、上記電荷転送回路をオフ状態からオン状
態に戻すタイミングよりも遅くまで活性化させ、書込み
終了後に非活性状態にすることを特徴とする。
（作用） アーリーライトサイクルにおいて電荷転送回路がオフか
らオンに戻った後も書込みイネーブル信号が活性状態に
なっているので、データ線からビット線センスアンプま
たは第１のセンスアンプに書込まれたデータは電荷転送
回路を経てビット線対に書込まれる。この場合、ビット
線センスアンプまたは第１のセンスアンプに書込まれた
データとビット線センスアンプまたは第２のセンスアン
プがリストアし続けているデータとが反転していたとし
ても、データ書込み回路からビット線センスアンプまた
は第１のセンスアンプを介してビット線対に対する直接
の書込みが継続されるので、ビット線センスアンプまた
は第１のセンスアンプのデータがビット線センスアンプ
または第２のセンスアンプのリストア動作により破壊さ
れることなく、正常に書き込まれるようになる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図は、本発明のDRAMの一実施例を示しており、第６
図を参照して前述した従来のDRAMと比べて、アーリーラ
イトサイクルにおけるデータ書込み回路DWに対する書込
みイネーブル信号WE＊のタイミングが異なり、回路構成
は前述した通りであるのでその説明を省略する。上記ア
ーリーライトサイクルにおけるデータ書込み回路DWに対
する書込みイネーブル信号WE＊は、電荷転送回路（例え
ばＮチャネルMOSトランジスタCT1、CT2）をオフ状態か
らオン状態に戻すタイミングよりも遅くまで活性状態に
なり、書込み終了後に非活性状態になる。
次に、上記DRAMの動作について第２図に示す波形を参照
して説明する。このDRAMの読出し動作および再書込み動
作は第６図を参照して前述したような従来のDRAMの動作
と基本的に同様であるのでその詳述は省略し、以下、ア
ーリーライトモードの動作を説明する。このDRAMのアー
リーライトサイクルにおいて、書込みイネーブル信号WE
＊が活性化すると、書込みデータ（DATA、▲
▼）がデータ書込み回路を経てデータ線（DQ1、DQ2）に
書込まれる。
この時、カラム選択トランジスタ（ST1、ST2）はオンに
なっているが、電荷転送トランジスタ（CT1、CT2）がオ
フからオンに戻っていないと、Ｎチャネルセンスアンプ
NAにはデータ線（DQ1、DQ2）からデータを書込むことが
できるが、ＰチャネルセンスアンプPAおよびビット線対
（BL1、BL2）にはデータを書込むことができず、Ｐチャ
ネルセンスアンプPAはリストアし続ける。
この後、ビットイネーブル信号BCがVcc電位になって電
荷転送トランジスタ（CT1、CT2）がオフからオンに戻っ
た時、書込みイネーブル信号WE＊は活性状態を保ってい
るので、ＮチャネルセンスアンプNAのデータが電荷転送
トランジスタ（CT1、CT2）を経てビット線対（BL1、B
L2）に書込まれる。この場合、Ｎチャネルセンスアンプ
NAに書き込まれたデータとＰチャネルセンスアンプPAが
リストアし続けているデータとが反転していたとして
も、データ書込み回路DWからＮチャネルセンスアンプNA
を介してＰチャネルセンスアンプPAおよびビット線対
（BL1、BL2）に対する直接の書込みが継続されるので、
ＮチャネルセンスアンプNAのデータがＰチャネルセンス
アンプPAのリストア動作により破壊されることなく、正
常に書込まれるようになる。そして、この書込みの終了
後に書込みイネーブル信号WE＊が非活性状態になる。
なお、電荷転送トランジスタ（CT1、CT2）がオフからオ
ンに戻った時、データ書込み回路DWからＮチャネルセン
スアンプNAおよびＰチャネルセンスアンプPAを介してビ
ット線対（BL1、BL2）に対する直接の書込みが継続され
るので、Vss電位側のセンスノードSN2にビット線対BL2
が接続された時のビット線対BL2の放電によるセンスノ
ードSN2の電位上昇が抑制される。
なお、本発明は上記実施例に限らず、第４図を参照して
前述したようなビット線対（BL1、BL2）とビット線セン
スアンプNAとの間に電荷転送トランジスタ（CT1、CT2）
が挿入されたDRAMにも適用することができる。
さらには、上記実施例におけるＮチャネルセンスアンプ
NAとＰチャネルセンスアンプPAとを入れ換え、Ｎチャネ
ルの電荷転送トランジスタ対（CT1、CT2）に代えてＰチ
ャネルの電荷転送トランジスタ対を使用し、電荷転送ト
ランジスタ駆動信号BCの論理レベルを反転させるように
したDRAMにも、本発明を適用することができる。
また、上記各実施例では、電荷転送トランジスタ（C
T1、CT2）をオフ状態にする時に電荷転送トランジスタ
駆動信号BCをVss電位（0V）に落としたが、これに限ら
ず、電荷転送トランジスタ駆動信号BCとしては、電荷転
送トランジスタ（CT1、CT2）をオフ状態にする時にはVs
s電位（0V）ではなく中間電位VMへ落とし、電荷転送ト
ランジスタ（CT1、CT2）をオン状態にする時にVcc電位
に上げるようにしてもよい。この中間電位VMは、ビット
線プリチャージ電位をVBL、Ｎチャネルの電荷転送トラ
ンジスタ（CT1、CT2）の閾値電圧をVtnで表わすと、 VtnVMVBL＋Vtn であり、VMは例えばVcc/＝2.5Vに設定される。
このような中間電位VMを用いるDRAMによれば、たとえば
第３図に示すように、第１のビット線BL1の電位と第２
のビット線BL2の電位との間に微少な電位差が生じた時
点で駆動信号BCが中間電位VMになると、電荷転送トラン
ジスタ（CT1、CT2）がオフになり、ビット線対（BL1、B
L2）はＮチャネルセンスアンプNAから切り離される。そ
して、ラッチ信号LnがVss電位になってＮチャネルセン
スアンプNAが活性化した後に反転ラッチ信号▲▼が
Vcc電位になってＰチャネルセンスアンプPAが活性化す
る。これにより、ＮチャネルセンスアンプNAの一対のセ
ンスノード（SN1、SN2）の微少な電位差がセンス増幅さ
れてセンスノードSN1の電位は0V近傍まで引き落とされ
始め、ＰチャネルセンスアンプPAによりビット線BL2の
電位がVcc電位側に引き上げられる。
そして、第１のセンスノードSN1の電位が（Vcc/2）−Vt
nより下がる（つまり、第１のセンスノードSN1と第１の
ビット線BL1との間の電位差がVtn以上に大きくなる）
と、この二端子間電位差に応じて電荷転送トランジスタ
CT1のインピーダンスが徐々に小さくなるので、Ｎチャ
ネルセンスアンプNAが第１のビット線BL1の電荷を引き
始め、第１のビット線BL1の電位が下がり始める。これ
により、第１のセンスノードSN1には第１のビット線BL1
の電荷が流入し始めるので、第１のセンスノードSN1の
電位降下速度は急に遅くなる。この時点taより以後は、
第１のセンスノードSN1と第１のビット線BL1とは、電位
が近付きながら徐々に0Vまで低下していく。これによ
り、選択メモリセルMC1には第１のビット線BL1の電位が
再書き込みされ、ダミーセルDC2には第２のビット線BL2
の電位が再書き込みされる。
また、上記時点taより以後にカラムアドレスストローブ
信号が活性化してカラムアドレスがデコードされ、カラ
ムデコード信号CSLiによりカラム選択トランジスタ対
（ST1、ST2）がオンになり、ＮチャネルセンスアンプNA
の一対のセンスノード（SN1、SN2）の電位がデータ線対
（DQ1、DQ2）を経たのちデータバッファDQBにより再増
幅されてデータバス（DL1、DL2）に出力される。
また、上記再書込み動作の終了の直前に、駆動信号BCが
Vcc電位に戻されて電荷転送トランジスタ（CT1、CT2）
はオン状態に戻される。これにより、電荷転送トランジ
スタCT1がオン状態に戻されると、第１のセンスノードS
N1と第１のビット線BL1とは急に電荷の再分配が行わ
れ、容量が小さい方の第１のセンスノードSN1の電位が
多少浮き上がるが、既に第１のセンスノードSN1と第１
のビット線BL1とは電位がかなり接近しており、第１の
センスノードSN1の電位が急に大きく浮き上がることは
ない。
なお、上記したように再書込み動作が終了した後、前記
ワード線WL1およびダミーワード線DWL2が非選択状態に
戻り、この後、ビット線プリチャージ・イコライズ信号
EQLがVcc電位になり、ビット線対（BL1、BL2）がプリチ
ャージされる。
上記したようなDRAMの読出し動作において、Ｎチャネル
センスアンプNAのセンス動作時には、一対のセンスノー
ド（SN1、SN2）からビット線対（BL1、BL2）の容量が完
全に切り離されているので、センスノード（SN1、SN2）
の負荷が軽減され、高速にセンス増幅することが可能に
なる。
また、第１のセンスノードSN1に第１のビット線BL1の電
荷が流入し始めて第１のセンスノードSN1の電位降下速
度が急に遅くなる時点taでは、一対のセンスノード（SN
1、SN2）の電位差はVtn以上開いているので、この状態
の時にカラム選択トランジスタ対（ST1、ST2）がオンに
なっても、一対のセンスノード（SN1、SN2）電位差をデ
ータ線対（DQ1、DQ2）を介してデータバッファDQBによ
り再増幅するのに必要なレベルは十分な余裕があり、高
速アクセスが可能になる。
また、たとえ第１のセンスノードSN1の電位が多少浮き
上がった状態の時点tbでカラム選択トランジスタ対（ST
1、ST2）がオンになっても、ＮチャネルセンスアンプNA
の能力低下は少なく、十分高速にデータ線DQ1の電荷を
引き抜くことができ、データバッファDQBによる誤動作
を避けることができる。
従って、上記DRAMによれば、ロウアドレスストローブ信
号の活性化時点からカラムアドレスが入力するまでの時
間がある範囲より短い時または長い時は勿論のこと、あ
る範囲内であっても、このカラムアドレス入力後にカラ
ムアドレスストローブ信号が活性化した時にＮチャネル
センスアンプNAのセンスノード（SN1、SN2）の電位は殆
んど浮き上がっていないので、データバッファDQBで正
しく再増幅できることになる。
なお、前記実施例では、ビットイネーブル信号BCが接地
電位VSSまたは中間電位ＶMになった後に、ラッチ信号Ln
がVcc電位になってＮチャネルセンスアンプを活性化す
る場合だが、ラッチ信号LnがVcc電位になってＮチャネ
ルセンスアンプを活性化した後にビットイネーブル信号
BCを接地電位Vssまたは中間電位ＶMにしてもよい。
［発明の効果］ 上述したように本発明のダイナミック型ランダムアクセ
スメモリによれば、センスアンプの高速化を図るために
ビット線対とビット線センスアンプとの間、または、ビ
ット線センスアンプを構成するＰチャネルセンスアンプ
とＮチャネルセンスアンプとの間に電荷転送回路を接続
した大容量DRAMにおいて、アーリーライトモードでも正
常な書込みを行うことができる。
【図面の簡単な説明】
第１図は本発明の一実施例に係るDRAMの一部を示す回路
図、第２図は第１図のDRAMの動作例を示すタイミング
図、第３図は本発明の他の実施例に係るDRAMの動作例を
示すタイミング図、第４図は従来のDRAMの一部を示す回
路図、第５図は第４図のDRAMの動作例を示すタイミング
図、第６図および第７図は別の従来のDRAMにおける読出
し・再書込み動作の一例およびアーリーライトモードの
動作例を示すタイミング図である。 BL1,BL2……ビット線、MCi……メモリセル、WLi……ワ
ード線、DC1,DC2……ダミーメモリセル、DWL1,DWL2……
ダミーワード線、PR……ビット線プリチャージ・イコラ
イズ回路、NA……ビット線センスアンプ（Ｎチャネルセ
ンスアンプ）、PA……Ｐチャネルセンスアンプ、SN1,SN
2……センスノード、CT1、CT2……電荷転送トランジス
タ、ST1,ST2……カラム選択トランジスタ、DQ1,DQ2……
データ線、BC……電荷転送トランジスタ駆動信号、DW…
…データ書込み回路、WE＊……書込みイネーブル信号。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】ダイナミック型メモリセルのアレイにおけ
    る各カラムのビット線対とビット線センスアンプの一対
    のセンスノードとの間、または、ビット線センスアンプ
    を構成するＰチャンネルセンスアンプとＮチャンネルセ
    ンスアンプとの間に電荷転送回路が接続され、データ書
    込み回路がデータ線およびカラム選択スイッチ回路およ
    び前記ビット線センスアンプを介して前記ビット線対に
    接続されたダイナミック型ランダムアクセスメモリにお
    いて、 メモリセルデータの読出し時に前記ビット線対に微少な
    電位差が生じた時点で前記電荷転送回路を一時的にオフ
    状態に制御し、アーリーライトサイクルにおける前記デ
    ータ書込み回路に対する書込みイネーブル信号を、前記
    電荷転送回路をオフ状態からオン状態に戻すタイミング
    よりも遅くまで活性化させ、書込み終了後に非活性状態
    にすることを特徴とするダイナミック型ランダムアクセ
    スメモリ。
  2. 【請求項２】前記電荷転送回路として電界効果トランジ
    スタを用い、この電界効果トランジスタのゲートに電源
    電位と接地電位との間、または、電源電位と電源電位・
    接地電位間の中間電位との間、または接地電位と電源電
    位・接地電位間の中間電位との間でレベルが変化する駆
    動信号を供給するようにしてなることを特徴とする請求
    項１記載のダイナミック型ランダムアクセスメモリ。
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