JPS6258657A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6258657A JPS6258657A JP19807785A JP19807785A JPS6258657A JP S6258657 A JPS6258657 A JP S6258657A JP 19807785 A JP19807785 A JP 19807785A JP 19807785 A JP19807785 A JP 19807785A JP S6258657 A JPS6258657 A JP S6258657A
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- JP
- Japan
- Prior art keywords
- impurity
- semiconductor device
- sidewall
- recess
- manufacturing
- Prior art date
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- Pending
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- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法、特にＬＳＩの分離溝又
は溝翻り容量等における溝中への不＠物拡散に関する。
は溝翻り容量等における溝中への不＠物拡散に関する。
従来の技術
１９８４年１２月に米国 インターナショナル エレク
トロン ディバイス ミーティングＣＩ Ｅ Ｄ Ｍ
Ｅにおいて、講演番号９．３． ９．４で「ダイナミッ
クＲＡＭのセルキャパシタ及び素子分離を同じ溝に形成
プる技術」が報告されているが、ここで第３図に示すよ
うにＰ型シリコン基板１の溝側面にｎ ＋ ｇＡ域２．
溝底面にｐ”領域３を形成することが望ましい。しかし
実際には、０４″領域２の形成がなかったり、第４図に
示すように渦の底にｐ＋領域３を形成したのち５１０２
堆積腋５を底に残してｎ“領域２の形成を行なうことを
している。
トロン ディバイス ミーティングＣＩ Ｅ Ｄ Ｍ
Ｅにおいて、講演番号９．３． ９．４で「ダイナミッ
クＲＡＭのセルキャパシタ及び素子分離を同じ溝に形成
プる技術」が報告されているが、ここで第３図に示すよ
うにＰ型シリコン基板１の溝側面にｎ ＋ ｇＡ域２．
溝底面にｐ”領域３を形成することが望ましい。しかし
実際には、０４″領域２の形成がなかったり、第４図に
示すように渦の底にｐ＋領域３を形成したのち５１０２
堆積腋５を底に残してｎ“領域２の形成を行なうことを
している。
発明が解決しようとする問題点
このように従来では第３図に示す構造を実現することは
容易ではないので第４図のように構成されているが、シ
リコン溝の一方の側面と他方の側面との間を電気的に分
離できない。
容易ではないので第４図のように構成されているが、シ
リコン溝の一方の側面と他方の側面との間を電気的に分
離できない。
本弁明はシリコン溝の一方の側面と他方の側面との間を
電気的に分離できる第３図のＭ４造を容易に実現できる
半導体装置の製造方法を提供覆ることを目的とする。
電気的に分離できる第３図のＭ４造を容易に実現できる
半導体装置の製造方法を提供覆ることを目的とする。
問題前を解決するための手段
本発明の半導体ｇ貿の製造方法は、半々体基板に選択的
に凹部を形成し、この凹部の少なくとも側壁に第１の不
純物を拡散し、前記第１の不純物と責なる第２の不純物
を少なくとも凹部の底面に拡散させることを特徴と−す
る。
に凹部を形成し、この凹部の少なくとも側壁に第１の不
純物を拡散し、前記第１の不純物と責なる第２の不純物
を少なくとも凹部の底面に拡散させることを特徴と−す
る。
作用
このように構成したため、理想的な構造が容易に得られ
、狭いシリコン溝の一方の側面と他方の側面との間を電
気的に分離でさる。
、狭いシリコン溝の一方の側面と他方の側面との間を電
気的に分離でさる。
実施例
以下、本ｙｔ明の具体的な第１．第２の実施例を第１図
と第２図に基づいて説明σる。第１図（ａ）（ｂ）は第
１の実施例の工程図で、先ず、ｆａ）のように、Ｓｉｌ
板１にレジストマスク用酸化膜としてのＳｉＯ２膜４を
形成して、エツチングによりＳｉ基板１に溝を形成した
のも角度をつけたリン又は砒素のイオン打ち込みにより
５０にｅＶで約１×１０１４α−２のドーズ量で注入し
てｎ＋領域２の形成を行なった。次にｆｂ）に示すよう
にこの上からＳＩ塁基板の表面にほぼ垂直な方面からボ
ロンイオンＢ＋を２５ＫｅＶで１×１０ｔ１〜１×１０
ｔ５ｃＪ！−２のドーズ量で注入して溝の底面にｐ１領
域３の形成を行なった。
と第２図に基づいて説明σる。第１図（ａ）（ｂ）は第
１の実施例の工程図で、先ず、ｆａ）のように、Ｓｉｌ
板１にレジストマスク用酸化膜としてのＳｉＯ２膜４を
形成して、エツチングによりＳｉ基板１に溝を形成した
のも角度をつけたリン又は砒素のイオン打ち込みにより
５０にｅＶで約１×１０１４α−２のドーズ量で注入し
てｎ＋領域２の形成を行なった。次にｆｂ）に示すよう
にこの上からＳＩ塁基板の表面にほぼ垂直な方面からボ
ロンイオンＢ＋を２５ＫｅＶで１×１０ｔ１〜１×１０
ｔ５ｃＪ！−２のドーズ量で注入して溝の底面にｐ１領
域３の形成を行なった。
第２図（ａ）〜（Ｃ）は他の実施例の工程図で、（ａ）
では、従来例と同じ＜５ｉＯ２１１Ａ４を用いて深さ約
３．５μｍの溝をＲｆＥ＜リアクティブイオンエッチ）
法を用いて形成し、イオン注入法を用いてｎ＋領域２の
形成を行なった。次に、（ｂ）では、さらに置方性ドラ
イエツチング（ＲＩＥ）法により約０．５μｌ追加のエ
ツチングを行ない底部のｎ４頭領域のエツチングを行な
った。その後、（Ｃ）のようにポロンイオンを２５にｅ
Ｖで３ｉ基板１の表面にほぼ垂直な方向からイオン打ち
込みを行ない、溝の底へドーピングを行ないチＰンネル
ス（−ツバとしてのｐ＋領域３を形成した。この第２図
の工程では、少量の不純物でもｐ“領域３を形成ηるこ
とができる。
では、従来例と同じ＜５ｉＯ２１１Ａ４を用いて深さ約
３．５μｍの溝をＲｆＥ＜リアクティブイオンエッチ）
法を用いて形成し、イオン注入法を用いてｎ＋領域２の
形成を行なった。次に、（ｂ）では、さらに置方性ドラ
イエツチング（ＲＩＥ）法により約０．５μｌ追加のエ
ツチングを行ない底部のｎ４頭領域のエツチングを行な
った。その後、（Ｃ）のようにポロンイオンを２５にｅ
Ｖで３ｉ基板１の表面にほぼ垂直な方向からイオン打ち
込みを行ない、溝の底へドーピングを行ないチＰンネル
ス（−ツバとしてのｐ＋領域３を形成した。この第２図
の工程では、少量の不純物でもｐ“領域３を形成ηるこ
とができる。
発明の詳細
な説明のように本発明の半導体装置の製造方法は、半々
体基板に選択的に凹部を形成してこの凹部の少なくとも
側壁に第１の不純物を拡散し、前記第１の不純物と異な
る第２の不純物を少なくとも凹部の底面に拡散させるた
め、狭い半々体基板の溝の一方の側面と他方の側面との
間を電気的に分出１１シてしまうことが可能となる。
体基板に選択的に凹部を形成してこの凹部の少なくとも
側壁に第１の不純物を拡散し、前記第１の不純物と異な
る第２の不純物を少なくとも凹部の底面に拡散させるた
め、狭い半々体基板の溝の一方の側面と他方の側面との
間を電気的に分出１１シてしまうことが可能となる。
第１図と第２図はそれぞれ本発明の具体的な実施例の製
造工程の説明図、第３図は理想とされる半導体装置の断
面図、第４図は従来の製造方法により製造された半導体
装置の断面図である。 １・・・Ｓｉ基基板２・・・ｎ＋領領域３・・・ｐ＋領
領域４・・・ＳｉＯ２膜〔レジストマスク用酸化膜）第
１図 ジ ３ ｒ＠域 第２図 第３図 り５ｊ（ｈ堰頂９
造工程の説明図、第３図は理想とされる半導体装置の断
面図、第４図は従来の製造方法により製造された半導体
装置の断面図である。 １・・・Ｓｉ基基板２・・・ｎ＋領領域３・・・ｐ＋領
領域４・・・ＳｉＯ２膜〔レジストマスク用酸化膜）第
１図 ジ ３ ｒ＠域 第２図 第３図 り５ｊ（ｈ堰頂９
Claims (1)
- 【特許請求の範囲】 １、半導体基板に選択的に凹部を形成してこの凹部の少
なくとも側壁に第１の不純物を拡散し、前記第１の不純
物と異なる第２の不純物を凹部の底面に拡散させる半導
体装置の製造方法。 ２、第２の不純物の拡散を、第１の不純物拡散後の前記
凹部の底部からさらに深く凹部を形成した後に拡散させ
ることを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。 ３、第２の不純物の拡散を、イオン打ち込み法により行
うことを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。 ４、イオン打ち込みをほぼ半導体基板に垂直なイオンビ
ームにより行うことを特徴とする特許請求の範囲第３項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19807785A JPS6258657A (ja) | 1985-09-06 | 1985-09-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19807785A JPS6258657A (ja) | 1985-09-06 | 1985-09-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6258657A true JPS6258657A (ja) | 1987-03-14 |
Family
ID=16385130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19807785A Pending JPS6258657A (ja) | 1985-09-06 | 1985-09-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6258657A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157568A (en) * | 1981-03-02 | 1982-09-29 | Rockwell International Corp | N-p-n lateral transistor |
| JPS5992548A (ja) * | 1982-11-18 | 1984-05-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS6123360A (ja) * | 1984-07-12 | 1986-01-31 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
-
1985
- 1985-09-06 JP JP19807785A patent/JPS6258657A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157568A (en) * | 1981-03-02 | 1982-09-29 | Rockwell International Corp | N-p-n lateral transistor |
| JPS5992548A (ja) * | 1982-11-18 | 1984-05-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS6123360A (ja) * | 1984-07-12 | 1986-01-31 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
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