JP3450682B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
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- H01L29/945—Trench capacitors
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置およ
びその製造方法に関するもので、特にトレンチキャパシ
タを有するＲＡＭ（Random Access Memory）に使用され
るものである。
びその製造方法に関するもので、特にトレンチキャパシ
タを有するＲＡＭ（Random Access Memory）に使用され
るものである。
【０００２】
【従来の技術】現在、各メモリセルのセルキャパシタが
トレンチキャパシタであるＲＡＭが広く使用されてい
る。このようなＲＡＭの平面図を図２２に示し、切断線
Ａ−Ａ′で切断した断面図を図２３に示す。同一のビッ
ト線５０に接続されるメモリセルは２個のメモリセルが
１組となって一列に配置される。同一組内のメモリセル
は、構成要素であるセルトランジスタ３０1 ，３０2 の
ドレイン３５ｂが共通となるように構成されてれおり、
このドレイン３５ｂにコンタクト５５を介して上記ビッ
ト線が接続される（図２参照）。またセルトランジスタ
３０1 ，３０2 のソース３５ａ1 ，３５ａ2 にはトレン
チキャパシタ６０1 ，６０2 が接続される。そして各セ
ルトランジスタ３０i （ｉ＝１，２）のゲート電極３１
i はセルトランジスタ３０i が含まれるメモリセルに接
続されるワード線となっている。
トレンチキャパシタであるＲＡＭが広く使用されてい
る。このようなＲＡＭの平面図を図２２に示し、切断線
Ａ−Ａ′で切断した断面図を図２３に示す。同一のビッ
ト線５０に接続されるメモリセルは２個のメモリセルが
１組となって一列に配置される。同一組内のメモリセル
は、構成要素であるセルトランジスタ３０1 ，３０2 の
ドレイン３５ｂが共通となるように構成されてれおり、
このドレイン３５ｂにコンタクト５５を介して上記ビッ
ト線が接続される（図２参照）。またセルトランジスタ
３０1 ，３０2 のソース３５ａ1 ，３５ａ2 にはトレン
チキャパシタ６０1 ，６０2 が接続される。そして各セ
ルトランジスタ３０i （ｉ＝１，２）のゲート電極３１
i はセルトランジスタ３０i が含まれるメモリセルに接
続されるワード線となっている。
【０００３】また同一のビット線５０に接続される隣接
する組のメモリセルのトレンチキャパシタ、例えばトレ
ンチキャパシタ６０1 とトレンチキャパシタ６０3 は絶
縁膜２５によって電気的に分離されている。そして同一
のビット線に接続されるメモリセルのトレンチキャパシ
タ６０1 ，６０2 ，６０3 は一列に配置される。
する組のメモリセルのトレンチキャパシタ、例えばトレ
ンチキャパシタ６０1 とトレンチキャパシタ６０3 は絶
縁膜２５によって電気的に分離されている。そして同一
のビット線に接続されるメモリセルのトレンチキャパシ
タ６０1 ，６０2 ，６０3 は一列に配置される。
【０００４】各トレンチキャパシタ６０i （ｉ＝１，
２，３）上にはパスワード線３３i が設けられている。
このパスワード線３３i （ｉ＝１，２，３）は上記トレ
ンチキャパシタ６０i が含まれるメモリセルが接続する
ビット線５０に隣接するビット線に接続されるメモリセ
ルのワード線となる。
２，３）上にはパスワード線３３i が設けられている。
このパスワード線３３i （ｉ＝１，２，３）は上記トレ
ンチキャパシタ６０i が含まれるメモリセルが接続する
ビット線５０に隣接するビット線に接続されるメモリセ
ルのワード線となる。
【０００５】メモリセルのセルキャパシタがトレンチキ
ャパシタである従来のＲＡＭのメモリセルの断面を図２
１に示す。ＲＡＭは、複数のメモリセルを有している。
各メモリセルは１個のセルトランジスタ３０と、トレン
チキャパシタ６０とを有している。セルトランジスタ３
０は、ｐ型のシリコン基板１上にゲート絶縁膜２９を介
して形成されたゲート電極３１と、このゲート電極を挟
むようにシリコン基板１に形成されたｎ型の拡散領域か
らなるソース領域３５ａおよびドレイン領域３５ｂとを
有している。
ャパシタである従来のＲＡＭのメモリセルの断面を図２
１に示す。ＲＡＭは、複数のメモリセルを有している。
各メモリセルは１個のセルトランジスタ３０と、トレン
チキャパシタ６０とを有している。セルトランジスタ３
０は、ｐ型のシリコン基板１上にゲート絶縁膜２９を介
して形成されたゲート電極３１と、このゲート電極を挟
むようにシリコン基板１に形成されたｎ型の拡散領域か
らなるソース領域３５ａおよびドレイン領域３５ｂとを
有している。
【０００６】一方、トレンチキャパシタ６０は、シリコ
ン基板１内に設けられたトレンチの壁面に形成されるキ
ャパシタ絶縁膜７と、上記トレンチ内に埋込まれた、多
結晶シリコン膜からなるストレージノード９と、このス
トレージノード９上に形成された多結晶シリコン膜から
なるストレージノード電極４１と、シリコン基板１内に
形成されたｎ型の拡散層からなるプレート電極２７とを
備えている。なお、ストレージノード９およびストレー
ジノード電極４１は構成する多結晶シリコン膜にはｎ型
の不純物が添加されている。
ン基板１内に設けられたトレンチの壁面に形成されるキ
ャパシタ絶縁膜７と、上記トレンチ内に埋込まれた、多
結晶シリコン膜からなるストレージノード９と、このス
トレージノード９上に形成された多結晶シリコン膜から
なるストレージノード電極４１と、シリコン基板１内に
形成されたｎ型の拡散層からなるプレート電極２７とを
備えている。なお、ストレージノード９およびストレー
ジノード電極４１は構成する多結晶シリコン膜にはｎ型
の不純物が添加されている。
【０００７】またストレージノード電極４１は側壁コン
タクト４２を介してセルトランジスタ３０のソース領域
３５ａと電気的に接続される。なお、このストレージノ
ード電極４１の下方の側部には縦形の寄生トランジスタ
が形成されるのを防止するための厚い絶縁膜４０が形成
されている。またストレージノード電極４１の上部に
は、トレンチキャパシタ６０上に設けられたパスワード
線３３と電気的に分離するための絶縁膜４４が形成され
ている。そして隣接するメモリセルのトレンチキャパシ
タは絶縁膜２５によって電気的に分離される。
タクト４２を介してセルトランジスタ３０のソース領域
３５ａと電気的に接続される。なお、このストレージノ
ード電極４１の下方の側部には縦形の寄生トランジスタ
が形成されるのを防止するための厚い絶縁膜４０が形成
されている。またストレージノード電極４１の上部に
は、トレンチキャパシタ６０上に設けられたパスワード
線３３と電気的に分離するための絶縁膜４４が形成され
ている。そして隣接するメモリセルのトレンチキャパシ
タは絶縁膜２５によって電気的に分離される。
【０００８】
【発明が解決しようとする課題】上述のような従来のＲ
ＡＭにおいては、トレンチキャパシタ６０の上部に厚い
絶縁膜４４が形成されているため、側壁コンタクト４２
の下面が深くなって上記下面がソース領域３５ａの下に
なる。このような状態においては、ｐウェル２とストレ
ージノード９との間のｐｎ接合の空乏層が側壁コンタク
ト４２にかかる。このため、リーク電流が増加し、メモ
リセルの電荷保持特性が劣化する。なお、電荷保持特性
を防ぐために、ソース領域３５ａを深くすることが考え
られるが、この場合は、セルトランジスタ３０のパンチ
スルー耐圧が劣化するという問題が生じる。
ＡＭにおいては、トレンチキャパシタ６０の上部に厚い
絶縁膜４４が形成されているため、側壁コンタクト４２
の下面が深くなって上記下面がソース領域３５ａの下に
なる。このような状態においては、ｐウェル２とストレ
ージノード９との間のｐｎ接合の空乏層が側壁コンタク
ト４２にかかる。このため、リーク電流が増加し、メモ
リセルの電荷保持特性が劣化する。なお、電荷保持特性
を防ぐために、ソース領域３５ａを深くすることが考え
られるが、この場合は、セルトランジスタ３０のパンチ
スルー耐圧が劣化するという問題が生じる。
【０００９】本発明は上記事情を考慮してなされたもの
であって、セルトランジスタの性能を低下させることな
く、メモリセルの電荷保持特性が可及的に良好な半導体
記憶装置およびその製造方法を提供することを目的とす
る。
であって、セルトランジスタの性能を低下させることな
く、メモリセルの電荷保持特性が可及的に良好な半導体
記憶装置およびその製造方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明による半導体記憶
装置は、第１導電型の半導体基板と、この半導体基板に
形成された第１導電型の半導体領域と、この半導体領域
の表面に形成された前記第１導電型と異なる第２導電型
の拡散領域と、この拡散領域に隣接するように前記半導
体基板に形成されたトレンチと、このトレンチの所定の
深さから底部までの側面および底面に形成されたキャパ
シタ絶縁膜と、前記トレンチ内に埋込まれた表面が前記
所定の深さとなるように形成されたストレージノード
と、前記トレンチの前記所定の深さの位置から上方の側
面に形成されて前記拡散領域と接する領域に窓部を有す
る第１の絶縁膜と、前記トレンチを埋込むように前記ス
トレージノード上に形成されて、前記窓部を介して前記
拡散領域と接する領域の最上面が単結晶シリコン領域か
らなるストレージノード電極と、このストレージノード
電極上に形成された第２の絶縁膜と、を備え、前記第１
の絶縁膜は前記拡散領域側の上部の膜厚が下部の膜厚よ
り薄くなるように形成されていることを特徴とする。
装置は、第１導電型の半導体基板と、この半導体基板に
形成された第１導電型の半導体領域と、この半導体領域
の表面に形成された前記第１導電型と異なる第２導電型
の拡散領域と、この拡散領域に隣接するように前記半導
体基板に形成されたトレンチと、このトレンチの所定の
深さから底部までの側面および底面に形成されたキャパ
シタ絶縁膜と、前記トレンチ内に埋込まれた表面が前記
所定の深さとなるように形成されたストレージノード
と、前記トレンチの前記所定の深さの位置から上方の側
面に形成されて前記拡散領域と接する領域に窓部を有す
る第１の絶縁膜と、前記トレンチを埋込むように前記ス
トレージノード上に形成されて、前記窓部を介して前記
拡散領域と接する領域の最上面が単結晶シリコン領域か
らなるストレージノード電極と、このストレージノード
電極上に形成された第２の絶縁膜と、を備え、前記第１
の絶縁膜は前記拡散領域側の上部の膜厚が下部の膜厚よ
り薄くなるように形成されていることを特徴とする。
【００１１】また、前記半導体領域にはＭＩＳトランジ
スタが形成され、前記拡散領域は前記ＭＩＳトランジス
タのソース領域およびドレイン領域の一方の領域である
ことが好ましい。
スタが形成され、前記拡散領域は前記ＭＩＳトランジス
タのソース領域およびドレイン領域の一方の領域である
ことが好ましい。
【００１２】また、前記第１の絶縁膜は前記拡散領域側
の上部の膜厚が下部の膜厚より薄くなるように形成され
ていることが好ましい。
の上部の膜厚が下部の膜厚より薄くなるように形成され
ていることが好ましい。
【００１３】また、本発明による半導体記憶装置は、第
１導電型の半導体基板と、この半導体基板に形成された
第１導電型の半導体領域と、この半導体領域の表面に形
成された前記第１導電型と異なる第２導電型の拡散領域
と、この拡散領域に隣接するように前記半導体基板に形
成されたトレンチと、このトレンチの所定の深さから底
部までの側面および底面に形成されたキャパシタ絶縁膜
と、前記トレンチ内に埋込まれた表面が前記所定の深さ
となるように形成されたストレージノードと、前記トレ
ンチの前記所定の深さの位置から上方の側面に形成され
て前記拡散領域と接する領域に窓部を有する第１の絶縁
膜と、前記トレンチを埋込むように前記ストレージノー
ド上に形成されて、前記窓部を介して前記拡散領域と接
する領域の最上面が単結晶シリコン領域からなるストレ
ージノード電極と、このストレージノード電極上に形成
された第２の絶縁膜と、を備え、前記ストレージノード
電極には前記単結晶シリコン領域に接続する多結晶シリ
コンからなる領域が設けられており、前記第１の絶縁膜
は前記単結晶シリコン領域に形成された第３の絶縁膜
と、前記多結晶シリコン領域に形成されて前記第３の絶
縁膜より膜厚の厚い第４の絶縁膜からなることを特徴と
する。
１導電型の半導体基板と、この半導体基板に形成された
第１導電型の半導体領域と、この半導体領域の表面に形
成された前記第１導電型と異なる第２導電型の拡散領域
と、この拡散領域に隣接するように前記半導体基板に形
成されたトレンチと、このトレンチの所定の深さから底
部までの側面および底面に形成されたキャパシタ絶縁膜
と、前記トレンチ内に埋込まれた表面が前記所定の深さ
となるように形成されたストレージノードと、前記トレ
ンチの前記所定の深さの位置から上方の側面に形成され
て前記拡散領域と接する領域に窓部を有する第１の絶縁
膜と、前記トレンチを埋込むように前記ストレージノー
ド上に形成されて、前記窓部を介して前記拡散領域と接
する領域の最上面が単結晶シリコン領域からなるストレ
ージノード電極と、このストレージノード電極上に形成
された第２の絶縁膜と、を備え、前記ストレージノード
電極には前記単結晶シリコン領域に接続する多結晶シリ
コンからなる領域が設けられており、前記第１の絶縁膜
は前記単結晶シリコン領域に形成された第３の絶縁膜
と、前記多結晶シリコン領域に形成されて前記第３の絶
縁膜より膜厚の厚い第４の絶縁膜からなることを特徴と
する。
【００１４】また、前記第４の絶縁膜は前記ストレージ
ノード電極に埋込まれていることが好ましい。
ノード電極に埋込まれていることが好ましい。
【００１５】また、本発明による半導体記憶装置の製造
方法は、第１導電型の半導体領域が形成された単結晶半
導体基板に前記半導体領域に隣接するようにトレンチを
形成する工程と、前記トレンチの内側をキャパシタ絶縁
膜で被覆する工程と、導電性材料を前記トレンチ内に埋
込むことにより上面が前記半導体基板表面より低いスト
レージノードを形成する工程と、前記トレンチの側面に
露出している前記キャパシタ絶縁膜を除去した後、前記
トレンチの側面に第１の絶縁膜を形成する工程と、導電
性材料を前記トレンチ内に埋込むことにより上面が前記
半導体基板表面より低い第１の導電層を形成する工程
と、前記トレンチの側面に露出している前記第１の絶縁
膜を除去した後、前記トレンチの側面に前記第１の絶縁
膜より膜厚の薄い第２の絶縁膜を形成する工程と、導電
性材料を前記トレンチ内に埋込むことにより第２の導電
層を形成する工程と、前記トレンチの側面に露出してい
る前記第２の絶縁膜を除去することにより前記トレンチ
の側面に前記半導体領域を露出させる工程と、アモルフ
ァスシリコン層を、前記トレンチを埋込むように堆積
し、最上面の前記半導体領域と接する領域では単結晶シ
リコンからなり、その他の領域では多結晶シリコンから
なる第３の導電層を形成する工程と、前記第３の導電層
の上面の中央に凹部を形成する工程と、前記半導体領域
と接する側の単結晶領域および前記凹部の少なくとも一
部をマスクして前記第３の導電層および前記半導体基板
をエッチングする工程と、前記第３の導電層上に絶縁膜
を形成する工程と、を備えていることを特徴とする。
方法は、第１導電型の半導体領域が形成された単結晶半
導体基板に前記半導体領域に隣接するようにトレンチを
形成する工程と、前記トレンチの内側をキャパシタ絶縁
膜で被覆する工程と、導電性材料を前記トレンチ内に埋
込むことにより上面が前記半導体基板表面より低いスト
レージノードを形成する工程と、前記トレンチの側面に
露出している前記キャパシタ絶縁膜を除去した後、前記
トレンチの側面に第１の絶縁膜を形成する工程と、導電
性材料を前記トレンチ内に埋込むことにより上面が前記
半導体基板表面より低い第１の導電層を形成する工程
と、前記トレンチの側面に露出している前記第１の絶縁
膜を除去した後、前記トレンチの側面に前記第１の絶縁
膜より膜厚の薄い第２の絶縁膜を形成する工程と、導電
性材料を前記トレンチ内に埋込むことにより第２の導電
層を形成する工程と、前記トレンチの側面に露出してい
る前記第２の絶縁膜を除去することにより前記トレンチ
の側面に前記半導体領域を露出させる工程と、アモルフ
ァスシリコン層を、前記トレンチを埋込むように堆積
し、最上面の前記半導体領域と接する領域では単結晶シ
リコンからなり、その他の領域では多結晶シリコンから
なる第３の導電層を形成する工程と、前記第３の導電層
の上面の中央に凹部を形成する工程と、前記半導体領域
と接する側の単結晶領域および前記凹部の少なくとも一
部をマスクして前記第３の導電層および前記半導体基板
をエッチングする工程と、前記第３の導電層上に絶縁膜
を形成する工程と、を備えていることを特徴とする。
【００１６】また、前記凹部を形成する工程は、多結晶
シリコンが単結晶シリコンよりエッチング速度の速い異
方性エッチングを用いて行うことが好ましい。
シリコンが単結晶シリコンよりエッチング速度の速い異
方性エッチングを用いて行うことが好ましい。
【００１７】また、前記凹部を形成する工程は、中央部
に開口を有する絶縁膜のパターンを前記第３の導電層上
に形成し、このパターンをマスクにして異方性エッチン
グにより行うことが好ましい。
に開口を有する絶縁膜のパターンを前記第３の導電層上
に形成し、このパターンをマスクにして異方性エッチン
グにより行うことが好ましい。
【００１８】また本発明による半導体記憶装置の製造方
法は、第１導電型の半導体領域が形成された単結晶半導
体基板に前記半導体領域に隣接するようにトレンチを形
成する工程と、前記トレンチの内側をキャパシタ絶縁膜
で被覆する工程と、導電性材料を前記トレンチ内に埋込
むよことにより上面前記半導体基板表面より低いストレ
ージノードを形成する工程と、前記トレンチの側面に露
出している前記キャパシタ絶縁膜を除去した後、前記ト
レンチの側面に第１の絶縁膜を形成する工程と、導電性
材料を前記トレンチ内に埋込むことにより上面が前記半
導体基板表面より低い第１の導電層を形成する工程と、
前記トレンチの側面に露出している前記第１の絶縁膜を
除去したことにより前記トレンチの側面に前記半導体領
域を露出させる工程と、前記第１導電型と異なる第２導
電型の不純物が添加されたアモルファスシリコン層を前
記トレンチを埋込むように堆積し、最上面の前記半導体
領域と接する領域では単結晶シリコンからなり、その他
の領域では多結晶シリコンからなる第２の導電層を形成
する工程と、前記第２の導電層の上面の中央に凹部を形
成する工程と、前記半導体領域と接する側の単結晶領域
および前記凹部をマスクして前記第２の導電層および前
記半導体基板をエッチングする工程と、前記第２の導電
層上に絶縁膜を形成する工程と、を備えていることを特
徴とする。
法は、第１導電型の半導体領域が形成された単結晶半導
体基板に前記半導体領域に隣接するようにトレンチを形
成する工程と、前記トレンチの内側をキャパシタ絶縁膜
で被覆する工程と、導電性材料を前記トレンチ内に埋込
むよことにより上面前記半導体基板表面より低いストレ
ージノードを形成する工程と、前記トレンチの側面に露
出している前記キャパシタ絶縁膜を除去した後、前記ト
レンチの側面に第１の絶縁膜を形成する工程と、導電性
材料を前記トレンチ内に埋込むことにより上面が前記半
導体基板表面より低い第１の導電層を形成する工程と、
前記トレンチの側面に露出している前記第１の絶縁膜を
除去したことにより前記トレンチの側面に前記半導体領
域を露出させる工程と、前記第１導電型と異なる第２導
電型の不純物が添加されたアモルファスシリコン層を前
記トレンチを埋込むように堆積し、最上面の前記半導体
領域と接する領域では単結晶シリコンからなり、その他
の領域では多結晶シリコンからなる第２の導電層を形成
する工程と、前記第２の導電層の上面の中央に凹部を形
成する工程と、前記半導体領域と接する側の単結晶領域
および前記凹部をマスクして前記第２の導電層および前
記半導体基板をエッチングする工程と、前記第２の導電
層上に絶縁膜を形成する工程と、を備えていることを特
徴とする。
【００１９】
【発明の実施の形態】本発明の実施の形態を図面を参照
して説明する。
して説明する。
【００２０】本発明の第１の実施の形態の構成を図１に
示す。この第１の実施の形態は複数のメモリセルを有し
ているＲＡＭであって、各メモリセルは１個のセルトラ
ンジスタ３０と、１個のトレンチキャパシタ６０とを備
えている。なおメモリセルの配列は従来の場合と同様、
図２２に示すように配列されている。
示す。この第１の実施の形態は複数のメモリセルを有し
ているＲＡＭであって、各メモリセルは１個のセルトラ
ンジスタ３０と、１個のトレンチキャパシタ６０とを備
えている。なおメモリセルの配列は従来の場合と同様、
図２２に示すように配列されている。
【００２１】セルトランジスタ３０は、ＭＩＳ（Metal
Insulator Semiconductor)トランジスタからなり、シリ
コン基板１に設けられたｐウェル２上にゲート絶縁膜２
９を介して形成されるゲート電極３１と、このゲート電
極３１を挟むように上記ｐウェル２に形成されたｎ型不
純物領域からなるソース領域３５ａおよびドレイン領域
３５ｂとを備えている。
Insulator Semiconductor)トランジスタからなり、シリ
コン基板１に設けられたｐウェル２上にゲート絶縁膜２
９を介して形成されるゲート電極３１と、このゲート電
極３１を挟むように上記ｐウェル２に形成されたｎ型不
純物領域からなるソース領域３５ａおよびドレイン領域
３５ｂとを備えている。
【００２２】一方トレンチキャパシタ６０は、シリコン
基板１内に設けられたトレンチの壁面に形成されるキャ
パシタ絶縁膜７と、上記トレンチ内に埋込まれた多結晶
シリコン膜からなるストレージノード９と、このストレ
ージノード９上に形成された多結晶シリコン膜からなる
ストレージノード電極２０と、シリコン基板１内に形成
されたｎ型拡散層からなるプレート電極２７とを備えて
いる。なお、ストレージノード９およびストレージノー
ド電極２０の、多結晶シリコン膜にはｎ型の不純物が添
加されている。
基板１内に設けられたトレンチの壁面に形成されるキャ
パシタ絶縁膜７と、上記トレンチ内に埋込まれた多結晶
シリコン膜からなるストレージノード９と、このストレ
ージノード９上に形成された多結晶シリコン膜からなる
ストレージノード電極２０と、シリコン基板１内に形成
されたｎ型拡散層からなるプレート電極２７とを備えて
いる。なお、ストレージノード９およびストレージノー
ド電極２０の、多結晶シリコン膜にはｎ型の不純物が添
加されている。
【００２３】またストレージノード電極２０の下方の側
面に厚い絶縁膜１１が形成されている。更にその絶縁膜
１１の上部にストレージノード電極２０の側面に、上記
絶縁膜１１より薄い絶縁膜１３が形成されている。この
絶縁膜１３は、ソース領域と接する領域には窓が設けら
れており、ソース領域３５ａを完全に覆うことはない。
なお、ストレージノード電極２０とｐウェル２とは絶縁
膜１１，１３によって絶縁される。
面に厚い絶縁膜１１が形成されている。更にその絶縁膜
１１の上部にストレージノード電極２０の側面に、上記
絶縁膜１１より薄い絶縁膜１３が形成されている。この
絶縁膜１３は、ソース領域と接する領域には窓が設けら
れており、ソース領域３５ａを完全に覆うことはない。
なお、ストレージノード電極２０とｐウェル２とは絶縁
膜１１，１３によって絶縁される。
【００２４】また、ストレージノード電極２０の上部に
はｎ型の不純物が添加された単結晶シリコン領域１９ａ
と、厚い絶縁膜２５ａとが並列に形成されている。そし
てストレージノード電極２０は単結晶シリコン領域１９
ａを介してセルトランジスタ３０のソース領域３５ａと
電気的に接続されている。したがって単結晶シリコン領
域１９ａとソース領域３５ａとの境界面が側壁コンタク
ト１８となる。
はｎ型の不純物が添加された単結晶シリコン領域１９ａ
と、厚い絶縁膜２５ａとが並列に形成されている。そし
てストレージノード電極２０は単結晶シリコン領域１９
ａを介してセルトランジスタ３０のソース領域３５ａと
電気的に接続されている。したがって単結晶シリコン領
域１９ａとソース領域３５ａとの境界面が側壁コンタク
ト１８となる。
【００２５】また単結晶シリコン領域１９ａと絶縁膜２
５ａ上にはゲート絶縁膜２９を介してパスワード線３３
が形成される。このパスワード線３３とストレージノー
ド電極２０とは絶縁膜２５ａによって電気的に分離され
る。なお隣接するメモリセルのトレンチキャパシタは絶
縁膜２５によって電気的に分離される。
５ａ上にはゲート絶縁膜２９を介してパスワード線３３
が形成される。このパスワード線３３とストレージノー
ド電極２０とは絶縁膜２５ａによって電気的に分離され
る。なお隣接するメモリセルのトレンチキャパシタは絶
縁膜２５によって電気的に分離される。
【００２６】このような構成のメモリセルを有する第１
の実施の形態の半導体装置においては、従来の場合と異
なり側壁コンタクト１８の上部には厚い絶縁膜２５ａが
存在せず、かつｐウェル２とストレージノード電極２０
とが絶縁膜１３によって絶縁されるため、側壁コンタク
ト部１８がソース領域３５ａ下のｐウェルにかかること
を防止することができる。これにより、接合リーク電流
を抑えることが可能となり、良好な電荷保持特性を得る
ことができる。
の実施の形態の半導体装置においては、従来の場合と異
なり側壁コンタクト１８の上部には厚い絶縁膜２５ａが
存在せず、かつｐウェル２とストレージノード電極２０
とが絶縁膜１３によって絶縁されるため、側壁コンタク
ト部１８がソース領域３５ａ下のｐウェルにかかること
を防止することができる。これにより、接合リーク電流
を抑えることが可能となり、良好な電荷保持特性を得る
ことができる。
【００２７】また、絶縁膜１３が薄いため、絶縁膜１３
と絶縁膜２５ａとの間の間隔を可及的に広くすることが
可能となり、ストレージノード電極２０の側壁コンタク
ト部における抵抗を低くすることができる。
と絶縁膜２５ａとの間の間隔を可及的に広くすることが
可能となり、ストレージノード電極２０の側壁コンタク
ト部における抵抗を低くすることができる。
【００２８】また、パスワード線３３下のゲート絶縁膜
２９の下の領域は単結晶シリコン領域１９ａとなってい
るため、パスワード線３３とストレージノード電極２０
との分離耐圧は十分に保証される。
２９の下の領域は単結晶シリコン領域１９ａとなってい
るため、パスワード線３３とストレージノード電極２０
との分離耐圧は十分に保証される。
【００２９】次に本発明の第２の実施の形態を説明す
る。この第２の実施の形態は、図１に示す第１の実施の
形態の半導体記憶装置の製造方法であって、その製造工
程断面図を図２乃至図１１に示す。
る。この第２の実施の形態は、図１に示す第１の実施の
形態の半導体記憶装置の製造方法であって、その製造工
程断面図を図２乃至図１１に示す。
【００３０】まずｐ型シリコン基板１上に、熱酸化する
ことによりシリコン酸化膜３を形成する（図２参照）。
続いてシリコン酸化膜３上にシリコン窒化膜５およびボ
ロンを含むシリコン酸化膜（以下、ＢＳＧ膜ともいう）
３８を堆積する（図２参照）。その後、トレンチキャパ
シタ形成領域上に開孔を有するフォトレジストパターン
（図示せず）をシリコン窒化膜５上に形成し、このフォ
トレジストパターンをマスクにしてシリコン窒化膜５を
異方性エッチング、例えばＲＩＥ（Reactive Ion-Etchi
ng）を用いてパターニングする。そしてこのパターニン
グされたシリコン窒化膜５とＢＳＧ膜３８をマスクにし
て酸化膜３およびシリコン基板１を異方性エッチングを
用いてエッチングし、例えば深さが７μｍのトレンチ６
を形成する（図２参照）。
ことによりシリコン酸化膜３を形成する（図２参照）。
続いてシリコン酸化膜３上にシリコン窒化膜５およびボ
ロンを含むシリコン酸化膜（以下、ＢＳＧ膜ともいう）
３８を堆積する（図２参照）。その後、トレンチキャパ
シタ形成領域上に開孔を有するフォトレジストパターン
（図示せず）をシリコン窒化膜５上に形成し、このフォ
トレジストパターンをマスクにしてシリコン窒化膜５を
異方性エッチング、例えばＲＩＥ（Reactive Ion-Etchi
ng）を用いてパターニングする。そしてこのパターニン
グされたシリコン窒化膜５とＢＳＧ膜３８をマスクにし
て酸化膜３およびシリコン基板１を異方性エッチングを
用いてエッチングし、例えば深さが７μｍのトレンチ６
を形成する（図２参照）。
【００３１】次にＨＦによりＢＳＧ膜３８を剥離する。
続いて熱酸化法およびＣＶＤ（Chemical Vapor Deposit
ion)法を用いて、トレンチ６の表面にシリコン窒化膜お
よびシリコン酸化膜からなるキャパシタ絶縁膜７を形成
する（図３参照）。その後、ｎ型不純物（例えばＡｓ）
がドープされたアモルファスシリコン膜８をトレンチ６
を埋込むように基板全面に堆積する（図３参照）。
続いて熱酸化法およびＣＶＤ（Chemical Vapor Deposit
ion)法を用いて、トレンチ６の表面にシリコン窒化膜お
よびシリコン酸化膜からなるキャパシタ絶縁膜７を形成
する（図３参照）。その後、ｎ型不純物（例えばＡｓ）
がドープされたアモルファスシリコン膜８をトレンチ６
を埋込むように基板全面に堆積する（図３参照）。
【００３２】次にシリコン基板１の表面から１μｍの深
さまでのアモルファスシリコン膜８をエッチングするこ
とにより除去し、トレンチ６内にアモルファスシリコン
からなるストレージノード９を形成する（図４参照）。
続いて露出しているキャパシタ絶縁膜７を除去した後、
シリコン酸化膜を基板全面に堆積し、異方性エッチング
を行うことにより、トレンチ６の側面にシリコン酸化膜
からなる側壁１１を形成する（図４参照）。
さまでのアモルファスシリコン膜８をエッチングするこ
とにより除去し、トレンチ６内にアモルファスシリコン
からなるストレージノード９を形成する（図４参照）。
続いて露出しているキャパシタ絶縁膜７を除去した後、
シリコン酸化膜を基板全面に堆積し、異方性エッチング
を行うことにより、トレンチ６の側面にシリコン酸化膜
からなる側壁１１を形成する（図４参照）。
【００３３】次にトレンチ６を埋込むように基板全面に
ｎ型不純物が添加されたアモルファスシリコンを堆積し
た後、このアモルファスシリコンをエッチバックするこ
とにより、ストレージノード９上に導電層１５を形成す
る（図５参照）。続いて例えばＨＦ溶液を用いて絶縁膜
１１の上部を除去し、導電層１５よりも側壁１１の高さ
を低くする（図５参照）。そしてシリコン酸化膜を基板
全面に堆積し、このシリコン酸化膜を異方性エッチング
することにより、側壁１１より薄い膜厚のシリコン酸化
膜からなる側壁（絶縁膜）１３を形成する（図５参
照）。
ｎ型不純物が添加されたアモルファスシリコンを堆積し
た後、このアモルファスシリコンをエッチバックするこ
とにより、ストレージノード９上に導電層１５を形成す
る（図５参照）。続いて例えばＨＦ溶液を用いて絶縁膜
１１の上部を除去し、導電層１５よりも側壁１１の高さ
を低くする（図５参照）。そしてシリコン酸化膜を基板
全面に堆積し、このシリコン酸化膜を異方性エッチング
することにより、側壁１１より薄い膜厚のシリコン酸化
膜からなる側壁（絶縁膜）１３を形成する（図５参
照）。
【００３４】次にトレンチ６を埋込むように基板全面に
ｎ型不純物が添加されたアモルファスシリコンを堆積し
た後、このアモルファスシリコンをエッチバックするこ
とにより、導電層１６を形成する（図６参照）。この導
電層１６は図５に示す導電層１５を含んでいる。続いて
例えばＨＦ溶液を用いて絶縁膜１３の上部を除去するこ
とによりトレンチ６の上方の側部に側壁コンタクト部１
８を形成する（図６参照）。この絶縁膜１３は薄いた
め、絶縁膜１１に比べてエッチングの際に剥離するため
の時間も短く、オーバエッチング量も少なくて済む。こ
れにより、側壁コンタクト部１８の深さの制御が安定
し、深さが深くなる方向にエッチングされるのを抑制す
ることが可能となり、リーク電流を抑制することができ
る。
ｎ型不純物が添加されたアモルファスシリコンを堆積し
た後、このアモルファスシリコンをエッチバックするこ
とにより、導電層１６を形成する（図６参照）。この導
電層１６は図５に示す導電層１５を含んでいる。続いて
例えばＨＦ溶液を用いて絶縁膜１３の上部を除去するこ
とによりトレンチ６の上方の側部に側壁コンタクト部１
８を形成する（図６参照）。この絶縁膜１３は薄いた
め、絶縁膜１１に比べてエッチングの際に剥離するため
の時間も短く、オーバエッチング量も少なくて済む。こ
れにより、側壁コンタクト部１８の深さの制御が安定
し、深さが深くなる方向にエッチングされるのを抑制す
ることが可能となり、リーク電流を抑制することができ
る。
【００３５】次に還元ガス（例えばＳｉＨ4 または
Ｈ2 ）雰囲気のチャンバー内に基板１を置くことにより
導電層１６および側壁コンタクト部１８の表面の自然酸
化膜を除去する。続いて同じチャンバー内に基板を置い
たまま、アモルファスシリコン膜１９を堆積する（図７
参照）。このとき、側壁コンタクト部１８に露出してい
るシリコン基板１を種として側壁コンタクト部１８から
単結晶シリコンが成長し、単結晶シリコン領域１９ａが
形成される（図７参照）。
Ｈ2 ）雰囲気のチャンバー内に基板１を置くことにより
導電層１６および側壁コンタクト部１８の表面の自然酸
化膜を除去する。続いて同じチャンバー内に基板を置い
たまま、アモルファスシリコン膜１９を堆積する（図７
参照）。このとき、側壁コンタクト部１８に露出してい
るシリコン基板１を種として側壁コンタクト部１８から
単結晶シリコンが成長し、単結晶シリコン領域１９ａが
形成される（図７参照）。
【００３６】次にこのアモルファスシリコン膜１９を単
結晶シリコンと選択比の取れるエッチング条件でエッチ
ングし、ストレージノード電極２０を形成する。このス
トレージノード電極２０はアモルファスシリコン層１６
と、アモルファスシリコン膜１９と、単結晶シリコン領
域１９ａとからなっており、上面のアモルファスシリコ
ン領域に凹部２１が形成されている（図８参照）。
結晶シリコンと選択比の取れるエッチング条件でエッチ
ングし、ストレージノード電極２０を形成する。このス
トレージノード電極２０はアモルファスシリコン層１６
と、アモルファスシリコン膜１９と、単結晶シリコン領
域１９ａとからなっており、上面のアモルファスシリコ
ン領域に凹部２１が形成されている（図８参照）。
【００３７】次に図９に示すように、フォトレジストパ
ターン２３を形成し、このフォトレジストパターンをマ
スクにして異方性エッチングすることにより素子分離形
成領域にトレンチ６に比べて浅いトレンチ２４を形成す
る。続いてフォトレジストパターン２３を除去した後、
図１０に示すように上記凹部２１および上記トレンチ２
４を絶縁膜、例えばシリコン酸化膜で埋込むことによ
り、分離絶縁膜２５ａおよび素子分離絶縁膜２５を形成
する。そして図９に示すシリコン窒化膜５を剥離した
後、ｎ型不純物例えばリンを基板全面に所定の条件でイ
オン注入することにより、プレート電極となる拡散層２
７を形成する（図１０参照）。これにより拡散層２７の
シリコン基板１の領域はｐウェル２となる。続いて酸化
膜３（図９参照）を剥離した後、図１０に示すように基
板全面にゲート絶縁膜２９を形成する。
ターン２３を形成し、このフォトレジストパターンをマ
スクにして異方性エッチングすることにより素子分離形
成領域にトレンチ６に比べて浅いトレンチ２４を形成す
る。続いてフォトレジストパターン２３を除去した後、
図１０に示すように上記凹部２１および上記トレンチ２
４を絶縁膜、例えばシリコン酸化膜で埋込むことによ
り、分離絶縁膜２５ａおよび素子分離絶縁膜２５を形成
する。そして図９に示すシリコン窒化膜５を剥離した
後、ｎ型不純物例えばリンを基板全面に所定の条件でイ
オン注入することにより、プレート電極となる拡散層２
７を形成する（図１０参照）。これにより拡散層２７の
シリコン基板１の領域はｐウェル２となる。続いて酸化
膜３（図９参照）を剥離した後、図１０に示すように基
板全面にゲート絶縁膜２９を形成する。
【００３８】次に基板全面にゲート電極材料、例えば多
結晶シリコンの膜を堆積し、この多結晶シリコン膜をパ
ターニングすることにより、セルトランジスタ３０のゲ
ート電極となるワード線３１およびパスワード線３３を
形成する（図１１参照）。そしてこれらのゲート電極を
マスクにしてｎ型不純物を所定の条件でイオン注入する
ことにより、ソース領域３５ａおよびドレイン領域３５
ｂを形成する。このときソース領域３５ａの深さは側壁
コンタクト部１８の深さよりも深くなるようにすること
が好ましい。
結晶シリコンの膜を堆積し、この多結晶シリコン膜をパ
ターニングすることにより、セルトランジスタ３０のゲ
ート電極となるワード線３１およびパスワード線３３を
形成する（図１１参照）。そしてこれらのゲート電極を
マスクにしてｎ型不純物を所定の条件でイオン注入する
ことにより、ソース領域３５ａおよびドレイン領域３５
ｂを形成する。このときソース領域３５ａの深さは側壁
コンタクト部１８の深さよりも深くなるようにすること
が好ましい。
【００３９】なお、ストレージノード９およびストレー
ジノード電極２０はアモルファスシリコンから形成され
たが、セルトランジスタ３０およびトレンチキャパシタ
６０を形成する熱工程（例えば、素子分離絶縁膜２５の
堆積工程や、ソース・ドレイン領域の活性化工程等）に
よってアモルファスシリコンは多結晶シリコンに変化す
る。
ジノード電極２０はアモルファスシリコンから形成され
たが、セルトランジスタ３０およびトレンチキャパシタ
６０を形成する熱工程（例えば、素子分離絶縁膜２５の
堆積工程や、ソース・ドレイン領域の活性化工程等）に
よってアモルファスシリコンは多結晶シリコンに変化す
る。
【００４０】この第２の実施の形態の製造方法によって
製造された半導体記憶装置も第１の実施の形態と同様の
効果を奏することは云うまでもない。
製造された半導体記憶装置も第１の実施の形態と同様の
効果を奏することは云うまでもない。
【００４１】次に本発明の第３の実施の形態を図１２乃
至図２０を参照して説明する。この第３の実施の形態は
図１に示す第１の実施の形態の半導体記憶装置の製造方
法であって、その製造工程を図１２乃至図２０に示す。
至図２０を参照して説明する。この第３の実施の形態は
図１に示す第１の実施の形態の半導体記憶装置の製造方
法であって、その製造工程を図１２乃至図２０に示す。
【００４２】まず第２の実施の形態の図２乃至図６に示
す工程と同一の工程を行って導電層１６を形成するとと
もに側壁コンタクト部１８を形成する（図１２参照）。
す工程と同一の工程を行って導電層１６を形成するとと
もに側壁コンタクト部１８を形成する（図１２参照）。
【００４３】次に還元ガス（例えばＳｉＨ4 または
Ｈ2 ）雰囲気のチャンバー内に基板１を置くことにより
導電層１６および側壁コンタクト部１８の表面の自然酸
化膜を除去する。続いて同じチャンバー内に基板を置い
たまま、アモルファスシリコン膜１９を堆積する（図１
３参照）。このとき、側壁コンタクト部１８に露出して
いるシリコン基板１を種として側壁コンタクト部１８か
ら単結晶シリコンが成長し、単結晶シリコン領域１９ａ
が形成される（図１３参照）。
Ｈ2 ）雰囲気のチャンバー内に基板１を置くことにより
導電層１６および側壁コンタクト部１８の表面の自然酸
化膜を除去する。続いて同じチャンバー内に基板を置い
たまま、アモルファスシリコン膜１９を堆積する（図１
３参照）。このとき、側壁コンタクト部１８に露出して
いるシリコン基板１を種として側壁コンタクト部１８か
ら単結晶シリコンが成長し、単結晶シリコン領域１９ａ
が形成される（図１３参照）。
【００４４】次にアモルファスシリコン膜１９をシリコ
ン基板１の表面と同じ高さとなるまでエッチバックする
（図１４参照）。このとき図１４に示すようにアモルフ
ァスシリコン膜１９は単結晶シリコン領域１９ａと同一
の高さとなる。そして導電層１６、アモルファスシリコ
ン膜１９、および単結晶シリコン領域１９ａからストレ
ージノード電極２０が形成される。
ン基板１の表面と同じ高さとなるまでエッチバックする
（図１４参照）。このとき図１４に示すようにアモルフ
ァスシリコン膜１９は単結晶シリコン領域１９ａと同一
の高さとなる。そして導電層１６、アモルファスシリコ
ン膜１９、および単結晶シリコン領域１９ａからストレ
ージノード電極２０が形成される。
【００４５】次に図１５に示すように例えばシリコン酸
化膜からなる絶縁膜２２を基板全面に堆積した後、この
絶縁膜２２を異方性エッチングを用いてエッチングする
ことより、シリコン窒化膜５の側部にのみ絶縁膜２２を
残置させる（図１６参照）。次に絶縁膜２２をマスクに
してストレージノード電極２０のアモルファスシリコン
領域を異方性エッチングを用いてエッチングすることに
より、ストレージノード電極２０に凹部２１を形成する
（図１７参照）。
化膜からなる絶縁膜２２を基板全面に堆積した後、この
絶縁膜２２を異方性エッチングを用いてエッチングする
ことより、シリコン窒化膜５の側部にのみ絶縁膜２２を
残置させる（図１６参照）。次に絶縁膜２２をマスクに
してストレージノード電極２０のアモルファスシリコン
領域を異方性エッチングを用いてエッチングすることに
より、ストレージノード電極２０に凹部２１を形成する
（図１７参照）。
【００４６】次に例えばＨＦ溶液を用いて絶縁膜２１を
除去した後、図１８に示すようにフォトレジストパター
ン２３を形成し、このフォトレジストパターン２３をマ
スクにして異方性エッチングを行うことにより、トレン
チ６に比べて浅いトレンチ２４を形成する。
除去した後、図１８に示すようにフォトレジストパター
ン２３を形成し、このフォトレジストパターン２３をマ
スクにして異方性エッチングを行うことにより、トレン
チ６に比べて浅いトレンチ２４を形成する。
【００４７】続いてフォトレジストパターン２３を除去
した後、図１９に示すように、上記凹部２１および上記
トレンチ２４を絶縁膜、例えばシリコン酸化膜で埋込む
ことにより、分離絶縁膜２５ａおよび素子分離絶縁膜２
５を形成する。そして図１８に示すシリコン窒化膜５を
剥離した後、ｎ型不純物、例えばリンを基板全面に所定
の条件でイオン注入することにより、プレート電極とな
る拡散層２７を形成する（図１９参照）。これにより拡
散層２７のシリコン基板１の領域はｐウェル２となる。
続いて酸化膜３（図１８参照）を剥離した後、図１９に
示すように基板全面にゲート絶縁膜２９を形成する。
した後、図１９に示すように、上記凹部２１および上記
トレンチ２４を絶縁膜、例えばシリコン酸化膜で埋込む
ことにより、分離絶縁膜２５ａおよび素子分離絶縁膜２
５を形成する。そして図１８に示すシリコン窒化膜５を
剥離した後、ｎ型不純物、例えばリンを基板全面に所定
の条件でイオン注入することにより、プレート電極とな
る拡散層２７を形成する（図１９参照）。これにより拡
散層２７のシリコン基板１の領域はｐウェル２となる。
続いて酸化膜３（図１８参照）を剥離した後、図１９に
示すように基板全面にゲート絶縁膜２９を形成する。
【００４８】次に基板全面にゲート電極材料、例えば多
結晶シリコンの膜を堆積し、この多結晶シリコン膜をパ
ターニングすることにより、セルトランジスタ３０のゲ
ート電極となるワード線３１およびパスワード線３３を
形成する（図２０参照）。そしてこれらのゲート電極を
マスクにしてｎ型不純物を所定の条件でイオン注入する
ことにより、ソース領域３５ａおよび３５ｂを形成す
る。このときソース領域３５ａの深さは側壁コンタクト
部１８の深さよりも深くなるようにすることが好まし
い。
結晶シリコンの膜を堆積し、この多結晶シリコン膜をパ
ターニングすることにより、セルトランジスタ３０のゲ
ート電極となるワード線３１およびパスワード線３３を
形成する（図２０参照）。そしてこれらのゲート電極を
マスクにしてｎ型不純物を所定の条件でイオン注入する
ことにより、ソース領域３５ａおよび３５ｂを形成す
る。このときソース領域３５ａの深さは側壁コンタクト
部１８の深さよりも深くなるようにすることが好まし
い。
【００４９】なお、ストレージノード９およびストレー
ジノード電極２０はアモルファスシリコンから形成され
たが、セルトランジスタ３０およびトレンチキャパシタ
６０を形成する熱工程（例えば、素子分離絶縁膜２５の
堆積工程や、ソース・ドレイン領域の活性化工程等）に
よってアモルファスシリコンは多結晶シリコンに変化す
る。
ジノード電極２０はアモルファスシリコンから形成され
たが、セルトランジスタ３０およびトレンチキャパシタ
６０を形成する熱工程（例えば、素子分離絶縁膜２５の
堆積工程や、ソース・ドレイン領域の活性化工程等）に
よってアモルファスシリコンは多結晶シリコンに変化す
る。
【００５０】この第３の実施の形態の製造方法も第２の
実施の形態と同様の効果を奏することは云うまでもな
い。
実施の形態と同様の効果を奏することは云うまでもな
い。
【００５１】なお上記第２および第３の実施の形態にお
いては、ストレージノード９、および導電層１５，１６
の形成はアモルファスシリコンを用いたが、他の導電性
材料例えば、不純物がドープされた多結晶シリコン、金
属等を用いても良い。
いては、ストレージノード９、および導電層１５，１６
の形成はアモルファスシリコンを用いたが、他の導電性
材料例えば、不純物がドープされた多結晶シリコン、金
属等を用いても良い。
【００５２】また上記第２および第３の実施の形態にお
いては、膜厚の異なる側壁１１および１３を形成した
が、同じ膜厚とすることも可能である。この場合側壁１
３の形成と、導電層１５の形成は行う必要がなくなる。
いては、膜厚の異なる側壁１１および１３を形成した
が、同じ膜厚とすることも可能である。この場合側壁１
３の形成と、導電層１５の形成は行う必要がなくなる。
【００５３】なお、上記第２および第３の実施の形態で
ｎ型不純物をｐ型不純物に変えてトレンチキャパシタお
よびセルトランジスタを形成しても良いことは云うまで
もない。このときシリコン基板はｎ型シリコン基板が用
いられる。
ｎ型不純物をｐ型不純物に変えてトレンチキャパシタお
よびセルトランジスタを形成しても良いことは云うまで
もない。このときシリコン基板はｎ型シリコン基板が用
いられる。
【００５４】
【発明の効果】以上述べたように本発明によれば、セル
トランジスタの性能を低下させることなく、メモリセル
の電荷保持特性が可及的な半導体記憶装置を得ることが
できる。
トランジスタの性能を低下させることなく、メモリセル
の電荷保持特性が可及的な半導体記憶装置を得ることが
できる。
【図１】本発明による半導体装置の第１の実施の形態の
構成を示す断面図。
構成を示す断面図。
【図２】本発明の第２の実施の形態の製造方法の工程断
面図。
面図。
【図３】本発明の第２の実施の形態の製造方法の工程断
面図。
面図。
【図４】本発明の第２の実施の形態の製造方法の工程断
面図。
面図。
【図５】本発明の第２の実施の形態の製造方法の工程断
面図。
面図。
【図６】本発明の第２の実施の形態の製造方法の工程断
面図。
面図。
【図７】本発明の第２の実施の形態の製造方法の工程断
面図。
面図。
【図８】本発明の第２の実施の形態の製造方法の工程断
面図。
面図。
【図９】本発明の第２の実施の形態の製造方法の工程断
面図。
面図。
【図１０】本発明の第２の実施の形態の製造方法の工程
断面図。
断面図。
【図１１】本発明の第２の実施の形態の製造方法の工程
断面図。
断面図。
【図１２】本発明の第３の実施の形態の製造方法の工程
断面図。
断面図。
【図１３】本発明の第３の実施の形態の製造方法の工程
断面図。
断面図。
【図１４】本発明の第３の実施の形態の製造方法の工程
断面図。
断面図。
【図１５】本発明の第３の実施の形態の製造方法の工程
断面図。
断面図。
【図１６】本発明の第３の実施の形態の製造方法の工程
断面図。
断面図。
【図１７】本発明の第３の実施の形態の製造方法の工程
断面図。
断面図。
【図１８】本発明の第３の実施の形態の製造方法の工程
断面図。
断面図。
【図１９】本発明の第３の実施の形態の製造方法の工程
断面図。
断面図。
【図２０】本発明の第３の実施の形態の製造方法の工程
断面図。
断面図。
【図２１】従来の半導体記憶装置の構成を示す断面図。
【図２２】トレンチキャパシタを有するＲＡＭの平面
図。
図。
【図２３】図２２で示す切断線Ａ−Ａで切断したときの
ＲＡＭの断面図。
ＲＡＭの断面図。
１ シリコン半導体基板
２ ｐウェル
３ シリコン酸化膜
５ シリコン窒化膜
６，２４ トレンチ
７ キャパシタ絶縁膜
８ アモルファスシリコン膜
９ ストレージノード
１１，１３ 側壁（絶縁膜）
１５，１６ 導電層
１８ 側壁コンタクト部
１９ アモルファスシリコン膜
１９ａ 単結晶シリコン領域
２０ ストレージノード電極
２１ 凹部
２２，２５ａ 絶縁膜
２３ フォトレジストパターン
２５ 素子分離絶縁膜
２７ プレート電極（ｎ型拡散層）
２９ ゲート絶縁膜
３０ セルトランジスタ
３１ ワード線（ゲート電極）
３３ パスワード線（ゲート電極）
３５ａ ソース領域
３５ｂ ドレイン領域
５０ ビット線
６０ トレンチキャパシタ
フロントページの続き
(56)参考文献 特開 平９−237880（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 27/108
Claims (8)
- 【請求項１】半導体基板と、 この半導体基板に形成された第１導電型の半導体領域
と、 この半導体領域の表面に形成された前記第１導電型と異
なる第２導電型の拡散領域と、 この拡散領域に隣接するように前記半導体基板に形成さ
れたトレンチと、 このトレンチの所定の深さから底部までの側面および底
面に形成されたキャパシタ絶縁膜と、 前記トレンチ内に埋込まれた表面が前記所定の深さとな
るように形成されたストレージノードと、 前記トレンチの前記所定の深さの位置から上方の側面に
形成されて前記拡散領域と接する領域に窓部を有する第
１の絶縁膜と、 前記トレンチを埋込むように前記ストレージノード上に
形成されて、前記窓部を介して前記拡散領域と接する領
域の最上面が単結晶シリコン領域からなるストレージノ
ード電極と、 このストレージノード電極上に形成された第２の絶縁膜
と、 を備え、前記第１の絶縁膜は前記拡散領域側の上部の膜
厚が下部の膜厚より薄くなるように形成されていること
を特徴とする半導体記憶装置。 - 【請求項２】半導体基板と、 この半導体基板に形成された第１導電型の半導体領域
と、 この半導体領域の表面に形成された前記第１導電型と異
なる第２導電型の拡散領域と、 この拡散領域に隣接するように前記半導体基板に形成さ
れたトレンチと、 このトレンチの所定の深さから底部までの側面および底
面に形成されたキャパシタ絶縁膜と、 前記トレンチ内に埋込まれた表面が前記所定の深さとな
るように形成されたストレージノードと、 前記トレンチの前記所定の深さの位置から上方の側面に
形成されて前記拡散領域と接する領域に窓部を有する第
１の絶縁膜と、 前記トレンチを埋込むように前記ストレージノード上に
形成されて、前記窓部を介して前記拡散領域と接する領
域の最上面が単結晶シリコン領域からなるストレージノ
ード電極と、 このストレージノード電極上に形成された第２の絶縁膜
と、 を備え、前記ストレージノード電極には、前記単結晶シ
リコン領域と接続する多結晶シリコンからなる領域が設
けられており、前記第１の絶縁膜は前記単結晶シリコン
領域に形成された第３の絶縁膜と、前記多結晶シリコン
領域に形成されて前記第３の絶縁膜より膜厚の厚い第４
の絶縁膜からなることを特徴とする半導体記憶装置。 - 【請求項３】前記半導体領域にはＭＩＳトランジスタが
形成され、前記拡散領域は前記ＭＩＳトランジスタのソ
ース領域およびドレイン領域の一方の領域であることを
特徴とする請求項１または２記載の半導体記憶装置。 - 【請求項４】前記第４の絶縁膜は前記ストレージノード
電極に埋込まれていることを特徴とする請求項２記載の
半導体記憶装置。 - 【請求項５】第１導電型の半導体領域が形成された単結
晶半導体基板に前記半導体領域に隣接するようにトレン
チを形成する工程と、 前記トレンチの内側をキャパシタ絶縁膜で被覆する工程
と、 導電性材料を前記トレンチ内に埋込むことにより上面が
前記半導体基板表面より低いストレージノードを形成す
る工程と、 前記トレンチの側面に露出している前記キャパシタ絶縁
膜を除去した後、前記トレンチの側面に第１の絶縁膜を
形成する工程と、 導電性材料を前記トレンチ内に埋込むことにより上面が
前記半導体基板表面より低い第１の導電層を形成する工
程と、 前記トレンチの側面に露出している前記第１の絶縁膜を
除去した後、前記トレンチの側面に前記第１の絶縁膜よ
り膜厚の薄い第２の絶縁膜を形成する工程と、 導電性材料を前記トレンチ内に埋込むことにより第２の
導電層を形成する工程と、 前記トレンチの側面に露出している前記第２の絶縁膜を
除去することにより前記トレンチの側面に前記半導体領
域を露出させる工程と、 アモルファスシリコン層を、前記トレンチを埋込むよう
に堆積し、最上面の前記半導体領域と接する領域では単
結晶シリコンからなり、その他の領域では多結晶シリコ
ンからなる第３の導電層を形成する工程と、 前記第３の導電層の上面の中央に凹部を形成する工程
と、 前記半導体領域と接する側の単結晶領域および前記凹部
の少なくとも一部をマスクして前記第３の導電層および
前記半導体基板をエッチングする工程と、 前記第３の導電層上に絶縁膜を形成する工程と、 を備えていることを特徴とする半導体記憶装置の製造方
法。 - 【請求項６】前記凹部を形成する工程は、多結晶シリコ
ンが単結晶シリコンよりエッチング速度の速い異方性エ
ッチングを用いて行うことを特徴とする請求項５記載の
半導体記憶装置の製造方法。 - 【請求項７】前記凹部を形成する工程は、中央部に開口
を有する絶縁膜のパターンを前記第３の導電層上に形成
し、このパターンをマスクにして異方性エッチングによ
り行うことを特徴とする請求項５記載の半導体装置の製
造方法。 - 【請求項８】第１導電型の半導体領域が形成された単結
晶半導体基板に前記半導体領域に隣接するようにトレン
チを形成する工程と、 前記トレンチの内側をキャパシタ絶縁膜で被覆する工程
と、 導電性材料を前記トレンチ内に埋込むよことにより上面
が前記半導体基板表面より低いストレージノードを形成
する工程と、 前記トレンチの側面に露出している前記キャパシタ絶縁
膜を除去した後、前記トレンチの側面に第１の絶縁膜を
形成する工程と、 導電性材料を前記トレンチ内に埋込むことにより上面が
前記半導体基板表面より低い第１の導電層を形成する工
程と、 前記トレンチの側面に露出している前記第１の絶縁膜を
除去したことにより前記トレンチの側面に前記半導体領
域を露出させる工程と、 前記第１導電型と異なる第２導電型の不純物が添加され
たアモルファスシリコン層を前記トレンチを埋込むよう
に堆積し、最上面の前記半導体領域と接する領域では単
結晶シリコンからなり、その他の領域では多結晶シリコ
ンからなる第２の導電層を形成する工程と、 前記第２の導電層の上面の中央に凹部を形成する工程
と、 前記半導体領域と接する側の単結晶領域および前記凹部
をマスクして前記第２の導電層および前記半導体基板を
エッチングする工程と、 前記第２の導電層上に絶縁膜を形成する工程と、 を備えていることを特徴とする半導体記憶装置の製造方
法。
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Family
ID=18262956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33315997A Expired - Fee Related JP3450682B2 (ja) | 1997-12-03 | 1997-12-03 | 半導体記憶装置およびその製造方法 |
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| Country | Link |
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| JP (1) | JP3450682B2 (ja) |
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| DE19957123B4 (de) * | 1999-11-26 | 2006-11-16 | Infineon Technologies Ag | Verfahren zur Herstellung einer Zellenanordnung für einen dynamischen Halbleiterspeicher |
| KR100442781B1 (ko) * | 2001-12-24 | 2004-08-04 | 동부전자 주식회사 | 트렌치 캐패시터를 구비한 반도체소자 및 그 제조방법 |
| US6638815B1 (en) * | 2002-10-25 | 2003-10-28 | International Business Machines Corporation | Formation of self-aligned vertical connector |
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| FR2849962B1 (fr) * | 2003-01-13 | 2005-09-30 | St Microelectronics Sa | Condensateur enterre associe a une cellule sram |
| TWI223387B (en) * | 2003-04-02 | 2004-11-01 | Nanya Technology Corp | Method for increasing the capacitance of deep trench capacitors |
| DE10321739A1 (de) * | 2003-05-14 | 2004-12-09 | Infineon Technologies Ag | Bitleitungsstruktur sowie Verfahren zu deren Herstellung |
| US6838334B1 (en) * | 2003-07-30 | 2005-01-04 | International Business Machines Corporation | Method of fabricating a buried collar |
| US7205193B2 (en) * | 2003-12-30 | 2007-04-17 | Dongbu Electronics Co., Ltd. | Semiconductor device and method for fabricating the same |
| US8232624B2 (en) | 2009-09-14 | 2012-07-31 | International Business Machines Corporation | Semiconductor structure having varactor with parallel DC path adjacent thereto |
| US9589962B2 (en) * | 2014-06-17 | 2017-03-07 | Micron Technology, Inc. | Array of conductive vias, methods of forming a memory array, and methods of forming conductive vias |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3107691B2 (ja) * | 1993-12-03 | 2000-11-13 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
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1997
- 1997-12-03 JP JP33315997A patent/JP3450682B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-30 US US09/201,913 patent/US6204527B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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