JPS63124455A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、１トランジスタ形メモリセルから成る！し
導体記憶装置に係り、特にそのセル構造に関するもので
ある。

〔従来の技術〕

１トランジスタ形メモリセルは、−っのＭＯＳ　（ｍｅ
ｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）　
　トランジスタとキャパシタ（蓄積容量）を直列に接続
した構成であり、ワード線及びビット線もそれぞれ１木
で、高集積化に適している。従来、この種の１トランジ
スタ形メモリセルから成る半導体記憶装置は、例えば第
５図に示すようなパターン構成を有している。これはビ
ット線方式のダイナミックＲＡ　Ｍ　（ｒａｎｄｏｍ　
ａｃｃｅｓｓ　ｍｅｍｏｒｙ）の例を示したものであり
、図において、１は厚い絶縁膜、基板−４−に設けられ
た深い溝あるいは基板と同じ導電型で基板よりも高濃度
の不純物により形成された分離領域で、この分離領域１
により各メモリセル間が電気的に分離されている。２は
スイッチングトランジスタ３と直列に接続されたキャパ
シタ領域、４はデータ線（ビットライン）５と接続され
たコンタクトホール、６は上記トランジスタ３と接続さ
れたワード線である。

上記構成において、データ線５から伝送されるデータは
、データ線５に接続された各コンタクトホール４を介し
て各メモリセルに転送され、ワード線６と接続されたス
イッチングトランジスタ３の開閉（オン、オフ）によっ
てキャパシタ領域２に蓄えられる。この時、各メモリセ
ル間は、上述したように分離領域１によって電気的に分
離された状態となっている。

〔発明が解決しようとする問題点〕

ところが、上記のような従来の半導体記憶装置にあって
は、スイッチングトランジスタ３の電極が分離領域１を
横断しているため、スイッチングトランジスタ３に電圧
を与えない状態、つまりこのトランジスタ３がオフの状
態であっても、第５図中の矢印で示すように分離領域１
の端部に沿って流れるリーク電流が発生し易く、キャパ
シタ領域２に蓄えられているデータが漏れて出てしまう
という問題点があった。また、素子分離用の高濃度不純
物層が拡散してくるので、しきい値電圧が変動するとい
う問題点があった。

この発明は、このような問題点に着目してなされたもの
で、リーク電流の発生及びしきい値電圧の変動を抑制す
ると同時に、キャパシタ表面積を実効的に増大させてメ
モリセルの小形化を図った半導体記憶装置を提供するこ
とを目的としている。

〔問題点を解決するための手段〕

この発明の半導体記憶装置は、１トランジスタ形各メモ
リセルの外周囲に各々の分離領域を設け、この分離領域
の内側に基板に形成した溝の底面か側面を含む蓄積容量
領域を設けると共に、この蓄積容量領域の内側にトラン
ジスタを上記溝の中に入るように形成し、前記蓄積容量
の一方の電極とこのトランジスタの電極用不純物拡散層
の一方側とを接続し、その不純物拡散層の内側に前記ト
ランジスタの電極を設け、この電極の内側に前記不純物
拡散層の他方側を形成し、この不純物拡散層にデータ線
と接続されるコンタクトホールを設け、且つ各トランジ
スタをワード線によって連結したものである。

〔作用〕

この発明においては、メモリセルの外周囲の分離領域の
内側に、基板に形成した溝の底面か側面を含むキャパシ
タ領域が設けられ、更にその内側にトランジスタが上記
溝の中に入るように形成されている。即ち、上記溝の中
にリング状のトランジスタが形成されており、このトラ
ンジスタのチャネル領域と分離領域とは平行して配置さ
れていないので、リーク電流の発生、しきい値電圧の変
動が抑制され、またキャパシタの表面積が実効的に増大
される。

（実施例〕 以下、この発明の実施例を図面について説明する。

第１図はこの発明に係る半導体記憶装置のセル構造を示
す断面図であり、第１図（ａ）は基本的な溝形キャパシ
タ構造の例、第１図（ｂ）は分離領域が溝の底部にある
分離併合溝形キャパシタ構造の例をそれぞれ示している
。

第１図（ａ）　、　（ｂ）において、１は１トランジス
タ形各メモリセルの外周囲に設けられた分離領域、２は
この分離領域１の内側に設けられたキャパシタ領域で、
半導体基板に形成した溝の底面か側面を含むように形成
されている。３はこのキャパシタ領域２の内側に上記溝
の中に入るように形成されたスイッチングトランジスタ
で、キャパシタの一方の電極とこのトランジスタの電極
用不純物拡散層７の一方側とが接続されている。そして
、不純物拡散層７の内側に上記トランジスタ３の電極が
設けられ、この電極の内側に上記不純物拡散層７の他方
側が形成されている。また、中央の不純物拡散層７にデ
ータ線と接続されるコンタクトホール４が設けられてい
ると共に、ワード線によって各トランジスタ３が接続さ
れている。

第２図は上記セル構造を有した半導体記憶装置の平面パ
ターンを示す模式図である。

第２図（ａ）において、斜線部分が分離領域１であり、
中の実線が各メモリセルの境界となる。この各メモリセ
ルの分離方法、つまり分離領域１の形成方法としては、
キャパシタ構造に依存する方法、公知のＬ　ＯＣＯＳ　
（ｌｏｃａｌ　ｏｘｉｄａｔｉｏｎｏｆ　５ｉｌｉｃｏ
ｎ）法により厚い酸化各で形成する方法、ないしは基板
に設けた溝を利用する溝形分離による方法があるが、第
１図（ａ）に示したものはＬＯＣＯ３法により分離領域
１を形成されている。しかし、これらの何れの分離法で
あっても、分離領域１は一つのメモリセル毎にその周囲
を囲っており、この分離領域１の内側にキャパシタ領域
２が形成されている。第２図（ｂ）は各メモリセルにお
けるワード線５とデータ線６との関連を示したものであ
り、コンタクトホール４は各セルの中央に設けられてい
る。また、第３図は各メモリセルの等検回路を示したも
のである。

なお、第１図（ａ）に示したメモリセルにおけるキャパ
シタ領域２は、溝の壁部及び底部に形成された薄い絶縁
膜と不純物拡散層７及び多結晶シリコン８の二つの電極
によって構成されている。また、第１図（ｂ）に示した
メモリセルにおけるキャパシタ領域２は、溝の内側の側
面が利用されており、他のメモリセルとの境界は溝の中
央となっている。

上記のように構成された半導体記憶装置において、デー
タ線６からのデータはコンタクトホール４を通してスイ
ッチングトランジスタ３のソース・ドレイン電極である
不純物拡散層７に伝えられ、このトランジスタ３の開閉
によってキャパシタ領域２の不純物拡散層７に蓄えられ
る。ここで、キャパシタ領域２は基板に設けられた溝の
側面ないしは底面、あるいはその両面を含む構造となっ
ているので、キャパシタ表面積を実効的に増大させるこ
とができる。更に、スイッチングトランジスタ３は、上
記の溝の中にその一部あるいは全てが入るように形成さ
れている。第１図（ａ）はトランジスタ３の一部が溝中
に形成された例、第１図（ｂ）はトランジスタ３の全て
が溝中に形成された例をそれぞれ示している。このため
、スイッチングトランジスタ３の占める面積を小さくす
ることができ、これによってもメモリセルの面積の縮小
を促進することができる。

また、上記スイッチングトランジスタ３は、その下側（
溝の底面側）がキャパシタ領域２の一方に電極につなが
る拡散層（ソースあるいはドレイン）で囲まれ、その内
側（溝中にある場合はその上側）にデータ線６につなが
る拡散層（ドレインあるいはソース）を有するＭＯＳト
ランジスタであり、このＭＯＳトランジスタ３のチャネ
ル領域、つまりソース・ドレイン間の電流通路中の電流
の流れと分離領域１の端部とは平行しないように配置さ
れている。即ち、スイッチングトランジスタ３が一つの
セルの中でリング状になっているので、ソースからドレ
インへの電子の流れは分離領域１の端部とは全く平行し
ない事になる。この時、キャパシタ領域２を形成してい
る溝もリング状となっている。

上記データ線６と接続されたコンタクトホール４は、ス
イッチングトランジスタ３の内側の拡散層７に一つ形成
する。また、各メモリセルのスイッチングトランジスタ
３はワード線５と連結するが、その連結方法はトランジ
スタ３と同じ層で連結しても良く、他の層例えばアルミ
ニウム線等によって連結しても良い。後者の場合、各ス
イッチングトランジスタ３の一部でワード線５とのコン
タクトホール４を形成する必要がある。

次に、各メモリセルを形成した後ワード線５及びデータ
線６を配置する際、フォールデイツＦビット線方式の場
合は各々反転した信号の２種のデータ線６が交互に配置
されるので、一つのワード線５上に各々のコンタクトホ
ール４が配置されると同時に、二つのメモリセルが選択
されてしまい、このためどちらかを次のワード線５の下
に摩らして配置する必要がある。そこで、第２図（ｂ）
に示すように、千鳥格子のようなセル配置としである。

このメモリセルの形状としては、円形でもくの字形でも
良いが、第４図に示すように六角形とすることにより面
積を有効に利用することができ、電界集中を発生し易い
鋭角を有していないことで理想形と言える。この場合、
コンタクトホール４をメモリセルの中央に配置し、各辺
への距１１ａｘ、ｂＸ、ｃＸはその対象となる距離ａＶ
　＋　ｂ　ｙ　＋　　ＣＶと同一にすることが望ましい
。

この各辺の距離ａ　Ｘ　、　ｂ　ｙ　、Ｃｘは、ワード
線５及びデータ線６のピッチをどのように選択するかに
よって異なり、フォールディラドピット線方式の場合は
各セルにデータ線６が１．５本づつ必要となるので、ワ
ード線５が１本づつなのに比べてそのピッチを広くする
必要がある。このため、各辺の距離をａ　Ｘ＜　ｂ　）
Ｂ　＝　Ｃ’＊となるようなセル形状が必要となってく
る。しかし、オーブンビット線方式の場合は、セル配置
は縦、横とも正列させれば良いので、六角にする必要は
ない。

このように、本実施例では各メモリセルの中央にデータ
線６につながるコンタクトホール４を１つ有し、その周
囲にスイッチングトランジスタ３を配置し、更にその外
側に分離領域１を配置したパターンとなっている。この
ため、スイッチングトランジスタ３のチャネル領域にお
いて分離領域１の端部と電流の流れが平行とならず、リ
ーク電流の発生が抑制されると共に、分離領域１の端部
からの不純物拡散層７の拡散によるしきい値電圧の変動
も押えられ、安定したトランジスタ３の特性が得られる
。また、上述したように各メモリセルな六角形の形状で
千鳥格子状に配置することにより、フォールディラドピ
ット線方式の場合にも適用でき、セル端での電界集中に
よるセル間のリーク現象も抑制できる。更にはキャパシ
タ領域２及びスイッチングトランジスタ３の一部あるい
は全部を溝形構造とすることによって、キャパシタの容
量増大及びメモリセルの縮小を図ることができる。

なお、本発明はダイナミックＲＡＭは勿論、他の１トラ
ンジスタ、１キヤパシタ形メモリセルから成る全ての記
憶装置に対して適用可能である。

〔発明の効果〕

以上説明したように、この発明によれば、１トランジス
タ形各メモリセルの外周囲に各々の分離領域を設け、こ
の分離領域の内側に基板に形成した溝の底面か側面を含
むキャパシタ領域を設けると共に、このキャパシタ領域
の内側にトランジスタを上記溝の中に入るように形成し
た構成としたため、トランジスタの分離領域端部に沿っ
て流れるリーク電流の発生及びしきい値電圧の変動を抑
制することができ、またキャパシタ表面積を実効的に増
大させてメモリセルの小形化を図れるという効果がある
。

【図面の簡単な説明】

第１図（ａ）　、　（ｂ）はこの発明に係る半導体記憶
装置のセル構造を示す断面図、第２図（ａ）　、　（ｂ
）は第１図のセル構造を有した半導体記憶装置の平面パ
ターン図、第３図は第２図のメモリセルの等価回路図、
第４図は第２図のメモリセルの形状を示す説明図、第５
図は従来例を示す平面パターン図である。 １・・・・・・分離領域 ２−・・・・・キャパシタ領域 ３−−−−−−スイッチングトランジスタ４・・・・・
・コンタクトホール ５・・・・・・ワード線 ６・・・・・・データ線 ７−−−−−−不純物拡散層 なお、図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 　１トランジスタ形メモリセルから成る半導体記憶装置
   において、各メモリセルの外周囲に各々の分離領域を設
   け、この分離領域の内側に基板に形成した溝の底面か側
   面を含む蓄積容量領域を設けると共に、この蓄積容量領
   域の内側にトランジスタを前記溝の中に入るように形成
   し、前記蓄積容量の一方の電極とこのトランジスタの電
   極用不純物拡散層の一方側とを接続し、その不純物拡散
   層の内側に前記トランジスタの電極を設け、この電極の
   内側に前記不純物拡散層の他方側を形成し、この不純物
   拡散層にデータ線と接続されるコンタクトホールを設け
   、且つ各トランジスタをワード線によって連結したこと
   を特徴とする半導体記憶装置。