JPH0351113B2

JPH0351113B2 -

Info

Publication number: JPH0351113B2
Application number: JP59143230A
Authority: JP
Inventors: Kenji Miura; Ban Nakajima; Kazushige Minegishi; Takashi Morie; Satofumi Somatani
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1984-07-12
Filing date: 1984-07-12
Publication date: 1991-08-05
Also published as: JPS6123360A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は単一のトランジスタと単一のキヤパシ
タとからなる半導体記憶装置、いわゆる１トラン
ジスタ形ダイナミツクメモリセルおよびその製造
方法に関するものである。

〔従来技術〕

従来この種のメモリセルのキヤパシタとして、
溝埋め込み形キヤパシタを使用するものが提案さ
れている。第６図は、このようなキヤパシタを用
いたメモリセルの構成例を示す断面図であるが、
シリコン基板１の表面に、ビツト線２のコンタク
トホール２Ａ、トランスフアーゲート３および溝
キヤパシタ４が、リソグラフイー工程における合
せ余裕を考慮して平面的に並んで配置されてい
る。なお、５は素子間分離領域、６はキヤパシタ
の一方の電極を構成する導電体層、７はチヤネル
カツト領域、８は絶縁膜、９Ａ，９Ｂはソース・
ドレインを構成する高不純物濃度領域、９Ｂはキ
ヤパシタの対極を構成する基板１と逆導電形の不
純物を含む半導体領域である。

上記構成において、メモリセル面積を縮小する
には、ビツト線コンタクトホール２Ａ、トランス
フアーゲート３および溝キヤパシタ４の平面的面
積を縮小するとともに、上述した合せ余裕を低減
し、かつ素子間分離領域５の幅も低減しなければ
ならない。

しかし、図示のような構成においてトランスフ
アーゲート３の寸法を縮小すると、サブスレツシ
ヨルドリーク電流が増えるという問題がある。ま
た、溝キヤパシタ４の平面的面積を縮小する場合
には、メモリ動作に必要な容量を確保するために
非常に深い溝を形成しなければならなくなるとい
う問題がある。さらに、素子間分離領域５の幅を
低減し溝キヤパシタ間の間隔を狭めると、溝キヤ
パシタ相互間でパンチスルー電流が流れやすくな
りセル間干渉を引き起こすという問題があり、結
局メモリセル面積を10μm²程度以下にすることは
困難であつた。

〔発明の目的および構成〕

本発明はこのような事情に鑑みてなされたもの
で、その目的は、メモリセル面積を縮小し高密度
に集積化することが可能な半導体記憶装置および
その製造方法を提供することにある。

このような目的を達成するために、本発明の半
導体記憶装置は、半導体基板に格子状の溝を形成
し、この溝を、半導体層の主表面に形成された第
１の溝とこの第１の溝の底部に開口部を有し底部
が高不純物濃度の半導体領域まで達する第２の溝
とから形成し、第１の溝の側面部にトランジスタ
を、第２の溝の側面部にキヤパシタを形成したも
のであるまた、本発明の第１の製造方法は、格子状の第
１の溝の側面に第１の絶縁膜を形成し、第１の絶
縁膜上に第１の導電体層を第１の溝が完全には埋
め込まれないように形成し、第１の溝の底部に開
口部を有し底部が高不純物濃度の半導体領域まで
達する第２の溝を形成し、この第２の溝の側面お
よび第１の導電体層上に第２の絶縁膜を形成し、
この第２の絶縁膜上に第１、第２の溝を埋め込む
ように第２の導電体層を形成するものである。

また、本発明の第２の製造方法は、格子状の第
１の溝の側面に溝が完全には埋め込まれないよう
にマスク材層を形成し、第１の溝の底部に開口部
を有し底部が高不純物濃度の半導体領域まで達す
る第２の溝を形成し、この第２の溝の側面に第１
の絶縁膜を形成し、この第１の絶縁膜上に第２の
溝を埋め込むように第１の導電体層を形成し、マ
スク材層を除去し、第１の溝を側面および第１の
導電体層上に第２の絶縁膜を形成し、この第２の
絶縁膜上に第１の溝を埋め込むように第２の導電
体層を形成するものである。いずれの方法によつ
ても、トランジスタとキヤパシタとは自己整合的
に形成される。以下、実施例を用いて本発明を詳
細に説明する。

〔実施例〕

第１図は本発明の一実施例を示す断面図であ
り、１１はｐ形シリコン基板、１２はアルミニウ
ムからなるビツト線、１２Ａはビツト線コンタク
トホール、１３はワード線と兼用されるポリシリ
コンからなるトランスフアーゲート、１４は溝キ
ヤパシタ、１５は素子間分離領域、１６はキヤパ
シタの一方の電極を構成するポリシリコンからな
るセルプレート、１７はチヤネルカツト領域で基
板１１と同一導電形の不純物が高濃度にドーピン
グされたp⁺領域、１８Ａ，１８Ｂ，１８Ｃは絶
縁膜、１９Ａ，１９Ｂはソース・ドレイン領域を
構成するn⁺領域、１９Ｃはｎ領域である。

同図から明らかなように、本実施例では、１メ
モリセルを構成するキヤパシタのみならずトラン
ジスタも溝内に、溝の深さ方向にキヤパシタと直
列の縦形に形成してあることから、トランスフア
ーゲート１３のゲート長がメモリセル面積に影響
することはなく、チヤンネル長を、メモリセルの
高密度化を妨げることなく、サブスレツシヨルド
リーク電流を抑制するために十分な長さとするこ
とができる。また、基板１１の主表面に形成され
た第１の溝の側面にゲート絶縁膜１８Ａを介して
トランスフアーゲート１３が溝を完全には埋め込
まないように形成され、残つた第１の溝底部を開
口部とする第２の溝にキヤパシタ１４が設けら
れ、両者は後述するようにリソグラフイー工程を
経ずセルフアライン的に形成できるため、合せ余
裕はトランスフアゲーアーゲート形成する第１の
溝のエツジとビツト線コンタクトホール１２Ａと
の間に必要となるのみである。さらに、ビツト線
コンタクトホール１２Ａの周辺にトランスフアー
ゲート１３および溝キヤパシタ１４がリング状に
配置され、またセルプレート１６と基板１１との
間にはチヤネルカツトp⁺領域１７および厚い酸
化膜からなる分離用絶縁膜１８Ｃ（これは必ずし
も必要ではない）が形成されていることにより、
セル間の干渉は極力抑制される。

なお、本実施例では溝キヤパシタ１４を構成す
る基板１１の表面に基板１１と逆極性の不純物を
含む半導体領域、ｎ領域１９Ｃが設けてあるが、
これはセルプレート電位が電源電圧程度（電源電
圧＋しきい値電圧）以下においても溝キヤパシタ
に十分な電荷を蓄積させるためのものであり、セ
ルプレート電位が電源電圧より十分大きければ必
ずしも必要ではない。またトランスフアーゲート
１３に対するソース・ドレイン用n⁺領域１９Ａ
はビツト線１２との十分なコンタクトのため、
n⁺領域１９Ｂは、第１の溝エツジ部で絶縁膜厚
が大きく電界が弱まることが考えられるためその
影響を除去するためで、この溝キヤパシタ１４と
の接続部のn⁺領域１９Ｂは必ずしも必要ではな
い。また、n⁺領域１９Ａはビツト線コンタクト
ホール１２Ａよりわずかに大きくするのみで良
く、接合部の抵抗の増大が許容できる回路の設計
であればビツト線との接合はシヨツトキー接合で
も差支えない。

第２図は本実施例の４メモリセル分の平面パタ
ーン図である。各メモリセルは、ビツト線Ｂ１，
Ｂ２等とワード線Ｗ１，Ｗ２等との各交叉領域に
形成され、例えば最小加工寸法0.3μｍ、合せ余裕
0.3μｍ程度の設計ルールを用いた場合、キヤパシ
タ容量を減少することなく、メモリ面積を３〜
4μm²と従来の平面形メモリセル面積の1/2〜1/3
にすることが可能であり、大幅な高度化が実現で
きる。

次に、第３図を用いてこのような半導体記憶装
置の製造方法の一例を説明する。

まず、シリコン基板１１上に第１の熱酸化膜２
０を300〜500Åの厚さに形成し、イオン注入法に
よりシリコン基板１１表面にn⁺層２１を形成す
る。次に第１の熱酸化膜２０上に公知の付着法に
よりシリコン窒化膜２２を1000〜2000Å、シリコ
ン酸化膜２３を3000〜4000Åの厚さに順次堆積し
多層膜を形成する。次いで全面にレジストを被着
した後リソグラフイー工程で1μｍ程度の幅を有
する格子状のレジストパターン２６を形成する
（第３図ａ）。

このレジストパターン２６をエツチングマスク
とし、反応性イオンエツチング（RIE）により上
記多層膜を除去してシリコン基板１１の表面を露
出させる（第３図ｂ）。

レジストパターン２６を除去した後、上記多層
膜をマスクとして反応性イオンエツチングにより
シリコン基板１を1μｍ程度エツチングし、縦形
トランジスタを形成する第１の溝Ａを形成する
（第３図ｃ）。

エツチングで生じた汚染・損傷を除去するため
溝内面をフツ硝酸系液で洗浄後、前記多層膜の一
部である上層の酸化膜２３を除去する。次に熱酸
化により溝内面に、縦形トランジスタのゲート絶
縁膜となる200〜300Å厚さの熱酸化膜２７を形成
した後、イオン注入法により溝底部にソース・ド
レイン領域となるn⁺領域２８を形成するが、前
述したようにこのn⁺領域２８は必ずしも必要で
はない（第３図ｄ）。

次に縦形トランジスタのゲート電極となる多結
晶シリコン２９を公知の技術により溝内が完全に
は埋め込まれないように2500〜3000Å程度堆積
し、次に多結晶シリコン２９の表面を全面的に
300〜500Å程度熱酸化して酸化膜３０を形成した
後、公知技術によりシリコン窒化膜３３を1000〜
2000Å、シリコン酸化膜５１を3000〜4000Åの厚
さに堆積する（第３図ｅ）。

反応性イオンエツチング法により表面平坦面上
のシリコン酸化膜５１、シリコン窒化膜３３およ
びシリコン酸化膜３０を除去し、多結晶シリコン
２９の表面を露出させる（第３図ｆ）。

次に溝内面のシリコン酸化膜５１を除去した後
熱酸化に施し露出している多結晶シリコン２９の
表面にのみ選択的に酸化膜４１を形成する（第３
図ｇ）。

溝内部のゲート電極を構成する多結晶シリコン
２９間を開口部とし、さらに反応性イオンエツチ
ングを行なうことによりシリコン窒化膜３３、シ
リコン酸化膜３０、多結晶シリコン２９、シリコ
ン酸化膜２７およびシリコン基板１７をエツチン
グし、2μｍ程度のキヤパシタ部となる溝Ｂを形
成する（第３図ｈ）。

溝内面の洗浄処理後、リンを添加したシリコン
酸化膜３６を溝内部に埋め込み、熱酸化により溝
キヤパシタ部のシリコン基板１１にｎ領域３７を
形成する（第３図ｉ）。

溝キヤパシタ部内部のリン添加シリコン酸化膜
３６を除去した後、再度キヤパシタの熱酸化膜３
８を50〜100Å厚さに形成し、イオン注入法によ
り溝キヤパシタ部底部平坦面にp⁺領域３４を形
成する。続いてセルプレートとなる多結晶シリコ
ン４０を公知の方法により3000〜4000Å厚さに付
着させる（第３図ｊ）。

反応性イオンエツチングにより溝上部平坦面上
の多結晶シリコン４０を除去する（第３図ｋ）。

フツ酸系のエツチング液により溝上部の多結晶
シリコン酸化膜４１を除去し、ゲート電極用多結
晶シリコン２９の表面を露出させる（第３図ｌ）。

ワード線となる多結晶シリコン４２を3000〜
4000Å、さらにシリコン窒化膜３９を500〜1000
Åの厚さに付着させる（第３図ｍ）。

リソグラフイー工程によりパターニングしたレ
ジスト４６をエツチングマスクとして溝直上部の
シリコン窒化膜３９を除去する（第３図ｎ）。

次に水素・酸素の混合気中で熱酸化を施し、溝
直上部の多結晶シリコン４２を選択的に酸化させ
シリコン酸化膜４７を形成する（第３図ｏ）。

多結晶シリコン４２表面のシリコン窒化膜３３
を除去した後、この表面に熱酸化膜４３を形成
し、次いでリソグラフイーによりレジスト（図示
せず）にビツト線とのコンタクトおよびワード線
としてのパターニングを施し、このレジストをマ
スクとしてドライエツチングにより加工処理す
る。その後再度熱酸化を行ないビツト線コンタク
ト部内側面に酸化膜４４を形成し、反応性イオン
エツチングによりビツト線コンタクト下部のシリ
コン窒化膜２２およびシリコン酸化膜２０を除去
する（第３図ｐ）。

ビツト線用のアルミニウム４５を付着させ、リ
ソグラフイーおよびエツチングを経て所定パター
ンのビツト線を形成する（第３図ｑ）。

上述した実施例では、基板として単なるｐ形シ
リコン基板１１を用いたが、p⁺領域上にp^-層を
エピタキシヤル成長させた基板を用いてもよい。
その最終工程図を第４図に示すが、この場合、第
３図ｃに相当する縦形トランジスタ形成用の溝エ
ツチングにおいてはp⁺領域１０１上のp^-層１０
２内のみに第１の溝Ａを形成し、以下上述したと
同様に縦形トランジスタを作製する。そして、第
３図ｈに相当する溝キヤパシタ用の溝エツチング
においてはp⁺領域１０１まで達するように第２
の溝Ｂを形成する。このようにすることにより、
第３図ｊの溝キヤパシタ下部へのp⁺領域３４形
成用イオン注入工程が不要となる。また、高濃度
p⁺のエピ基板を用いることによりキヤパシタ間
の分離は完全となり、セル間干渉フリーが実現で
きる。

上述し実施例では、MOSFETのゲート電極を
形成した後にキヤパシタ用の電極を形成したが、
この順序は入れ換えることも可能である。次に第
５図を用いてこれを詳細に説明する。

まず、前述したと同様にｐ形シリコン基板１１
上に第１の熱酸化膜２０を形成した後n⁺層２１
を形成し、シリコン窒化膜２２およびシリコン酸
化膜２３、さらにシリコン窒化膜２４およびシリ
コン酸化膜２５を同程度の膜厚に堆積し、多層膜
を形成する。次にリソグラフイー工程により1μ
ｍ程度の幅の格子状のレジストパターン２６を形
成する（第５図ａ）。

このレジストパターン２６をエツチングマスク
として反応性イオンエツチングにより上記多層膜
を除去しシリコン基板１１表面を露出させる（第
５図ｂ）。

レジストパターン２６除去後、上記多層膜をマ
スクとして再度反応性イオンエツチングによりシ
リコン基板１１を1μｍ程度の深さエツチングし
縦形トランジスタを形成する第１の溝Ａを形成す
る（第５図ｃ）。

前述したと同様溝内面を洗浄後、上記多層膜の
一部である上層のシリコン酸化膜２５およびシリ
コン窒化膜２４を除去する。次いで前述したと同
様に熱酸化により溝内面に熱酸化膜２７を形成
後、イオン注入により溝底部にn⁺層２８を形成
する（第５図ｄ）。

次に前述したと同様にシリコン酸化膜５１を堆
積する（第５図ｅ）。

反応性イオンエツチング法により溝上部および
底部の平坦面上の酸化膜５１のみを除去する。す
なわち、溝側面にのみ酸化膜５１が残される（第
５図ｆ）。

溝底部の酸化膜５１間の開口部を反応性イオン
エツチングにより2μｍ程度エツチングし、キヤ
パシタ部となる第２の溝Ｂを形成する（第５図
ｇ）。

第２の溝内面を洗浄処理後、熱酸化を施して
100〜300Å程度の熱酸化膜３２を形成した後、窒
化膜３３を1000〜1500Å付着させる（第５図ｈ）。

反応性イオンエツチングにより溝上部および底
部平坦面上のシリコン窒化膜３３を除去し、イオ
ン注入法により溝キヤパシタ部底部平坦面にp⁺
領域３４を形成する。次に水素・酸素の混合気中
で熱酸化を行ない、溝底部のみに選択的に分離酸
化膜３５を形成する（第５図ｉ）。

溝内面の窒化膜３３を除去した後、リンを添加
したシリコン酸化膜３６を溝内部に埋め込み、熱
拡散により溝キヤパシタ部の溝側面のシリコン基
板にｎ領域３７を形成する（第５図ｊ）。

溝キヤパシタ部内部のリン添加シリコン酸化膜
３６と溝表面の熱酸化膜３２を除去した後、再度
キヤパシタ用の熱酸化膜３８を50〜100Å形成し、
セルプレートとなる多結晶シリコン４０を公知の
方法により3000〜4000Å厚さに付着させ、反応性
イオンエツチングにより溝上部平坦面上の多結晶
シリコン４０を除去する（第５図ｋ）。

次に、第１の溝側面に付着させた酸化膜５１，
２７および溝上部平坦面上に付着させ酸化膜２３
をエツチング除去し後、熱酸化により第１の溝内
表面およびセルプレート用多結晶シリコン４０表
面にトランスフアーゲート用絶縁膜となる熱酸化
膜５２を形成する（第５図ｌ）。

トランスフアーゲート用およびワード線用の多
結晶シリコン４２を公知の方法で付着させて第１
の溝内を完全に埋め込み、さらに表面に熱酸化膜
４３を形成する（第５図ｍ）。

リソグラフイー工程によりレジスト（図示せ
ず）にビツト線コンタクトおよびワード線として
のパターニングを施し、ドライエツチングにより
加工処理する。その後再度熱酸化を行ないビツト
線コンタクト部内側面に酸化膜４４を形成し、反
応性イオンエツチングによりビツト線コンタクト
下部の窒化膜２２および酸化膜２０を除去する
（第５図ｎ）。

ビツト線用のアルミニウム４５を付着させ、リ
ソグラフイー、エツチング工程を経てビツト線を
形成する（第５図ｏ）。

この方法の場合、専用のエツチングマスクとし
ての酸化膜５１を用いて第２の溝の形成等を行な
うことにより、これらの工程における加工がより
確実に行なえる利点がある。なお、この方法も、
第４図に示したと同様のエピ基板にも適用できる
ことは言うまでもない。

なお、上述した各製造方法はそれぞれ本発明の
一実施例であり、本発明はこれに限定されるもの
ではない。例えばトランスフアーゲート形成用の
第１の溝形成後のイオン注入は必ずしも必要でな
いことは先に述べた通りであり、また溝上部の
n⁺層２１形成用のイオン注入もワード線用多結
晶シリコン４２の加工後にコンタクトホールから
行なつても差支えない。また溝キヤパシタ底部の
分離用酸化膜３５の形成と溝キヤパシタのｎ領域
３７の形成の順序はどちらが先でもよく、さらに
分離用酸化膜３５は必ずしも特に設ける必要はな
く、第４図および第５図はこれを省いた例であ
る。

また、ｎ領域３７を形成するためにリン添加酸
化膜３６を用いたが、例えば気相拡散法等により
ｎ層を形成してもよい。

さらに、トランスフアーゲートには、CVD等
により形成でき表面の酸化が可能なものとして多
結晶シリコンを用いたが、必ずしもこれに限定さ
れるものではなく、例えばモリブデン、タングス
テン、チタン等のシリサイドなどを用いてもよ
い。同様にビツト線もアルミニウムに限定されず
これらのシリサイド等を用いることができる。

また、基板としてｐ形シリコンを用いたが、反
応極性の基板を用いた場合には各領域の極性もそ
れに応じて逆になることはいうまでもない。例え
ばリン拡散ｎ領域３７の代りに、例えばボロンの
拡散によりｐ領域が形成される。

〔発明の効果〕

以上説明したように、本発明の半導体記憶装置
によれば、半導体基板主表面に形成された溝側面
にトランジスタとキヤパシタとを深さ方向に沿つ
て直列に配列したことにより、平面的寸法を拡大
することなくキヤパシタ容量の増大およびサブス
レツシヨルドリーク低減のためのトランスフアー
ゲートの長チヤネル化が図れ、また特に本発明の
製造方法によればトランジスタとキヤパシタとが
セルフアライン的に形成できその間に合せ余裕等
を必要とせず、メモリセルの高密度化が可能とな
る。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体記憶装置を
示す断面図、第２図は平面パターン図、第３図、
第４図および第５図はそれぞれ本発明による製造
方法の一例を示す工程断面図、第６図は従来の半
導体記憶装置の構成例を示す断面図である。１１……ｐ形シリコン基板、１２……ビツト
線、１２Ａ……ビツト線コンタクトホール、１３
……トランスフアーゲート、１４……溝キヤパシ
タ、１５……素子間分離領域、１６……セルプレ
ート、１７……p⁺領域（チヤネルカツト領域）、
１８Ａ，１８Ｂ，１８Ｃ……絶縁膜、１９Ａ，１
９Ｂ……n⁺領域（ソース・ドレイン領域）、１９
Ｃ……ｎ領域、２９，４２……トランスフアーゲ
ートおよびワード線を構成する多結晶シリコン、
４０……セルプレートを構成する多結晶シリコ
ン、５１……マスク材層としてのシリコン酸化
膜、１０１……p⁺領域、１０２……p^-層、Ａ…
…第１の溝、Ｂ……第２の溝。

Claims

【特許請求の範囲】１単一のトランジスタと単一のキヤパシタとか
らなる半導体記憶装置において、高不純物濃度を有する半導体領域とこの半導体
領域の表面に形成された同一導電形の半導体層と
からなる半導体基板の主表面に格子状の溝が形成
されており、この溝は、前記半導体層の主表面に
形成された第１の溝とこの第１の溝の底部に開口
部を有し底部が前記半導体領域まで達する第２の
溝とからなる前記半導体基板の深さ方向に直列に
配列された構造を有し、前記第１の溝の側面部に
トランジスタを形成するとともに、前記第２の溝
の側面部にキヤパシタを形成したことを特徴とす
る半導体記憶装置。２高不純物濃度を有する半導体領域とこの半導
体領域の表面に形成された同一導電形の半導体層
とからなる半導体基板の主表面に格子状の第１の
溝を形成する工程と、この第１の溝の側面に第１
の絶縁膜を形成する工程と、この第１の絶縁膜上
に第１の導電体層を第１の溝が完全には埋め込ま
れないように形成する工程と、前記第１の溝の底
部に開口部を有し底部が前記半導体領域まで達す
る第２の溝を形成する工程と、この第２の溝の側
面および前記第１の導電体層上に第２の絶縁膜を
形成する工程と、この第２の絶縁膜上に前記第２
の溝および第１の溝を埋め込むように第２の導電
体層を形成する工程とを含むことを特徴とする半
導体記憶装置の製造方法。３高不純物濃度を有する半導体領域とこの半導
体領域の表面に形成された同一導電形の半導体層
とからなる半導体基板の主表面に格子状の第１の
溝を形成する工程と、この第１の溝の側面に溝が
完全には埋め込まれないようにマスク材層を形成
する工程と、前記第１の溝の底部に開口部を有し
底部が前記半導体領域まで達する第２の溝を形成
する工程と、この第２の溝の側面に第１の絶縁膜
を形成する工程と、この第１の絶縁膜上に前記第
２の溝を埋め込むように第１の導電体層を形成す
る工程と、前記マスク材層を除去する工程と、前
記第１の溝の側面および前記第１の導電体層上に
第２の絶縁膜を形成する工程と、この第２の絶縁
膜上に前記第１の溝を埋め込むように第２の導電
体層を形成する工程とを含むこと特徴とする半導
体記憶装置の製造方法。