JPH0884069A - 可変分周器 - Google Patents
可変分周器Info
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- JPH0884069A JPH0884069A JP21685894A JP21685894A JPH0884069A JP H0884069 A JPH0884069 A JP H0884069A JP 21685894 A JP21685894 A JP 21685894A JP 21685894 A JP21685894 A JP 21685894A JP H0884069 A JPH0884069 A JP H0884069A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 設定分周数によらずデューティ比が約５０％
で、かつレベルが安定した分周出力を得ることができる
可変分周器を提供する。 【構成】 第１のダウンカウンタ部８９は、分周数設定
端子５５〜５８で設定された数Ｐだけ内部分周信号Ｑ′
のパルス数をカウントする。第２のダウンカウンタ部１
は、分周数設定端子５６〜５８で設定された数Ｐ／２だ
け内部分周信号Ｑ′のパルス数をカウントする。リセッ
ト／出力発生回路４２は、第１のダウンカウンタ部１が
カウントを終了したことに応じて「Ｌ」レベルを出力
し、第１のダウンカウンタ部８９がカウントを終了した
ことに応じて「Ｈ」レベルを出力する。したがって、分
周出力ＯＵＴのデューティ比は約５０％となる。
で、かつレベルが安定した分周出力を得ることができる
可変分周器を提供する。 【構成】 第１のダウンカウンタ部８９は、分周数設定
端子５５〜５８で設定された数Ｐだけ内部分周信号Ｑ′
のパルス数をカウントする。第２のダウンカウンタ部１
は、分周数設定端子５６〜５８で設定された数Ｐ／２だ
け内部分周信号Ｑ′のパルス数をカウントする。リセッ
ト／出力発生回路４２は、第１のダウンカウンタ部１が
カウントを終了したことに応じて「Ｌ」レベルを出力
し、第１のダウンカウンタ部８９がカウントを終了した
ことに応じて「Ｈ」レベルを出力する。したがって、分
周出力ＯＵＴのデューティ比は約５０％となる。
Description
【０００１】
【産業上の利用分野】この発明は可変分周器に関し、特
に、分周数を任意に設定できる可変分周器に関する。
に、分周数を任意に設定できる可変分周器に関する。
【０００２】
【従来の技術】図８は従来の可変分周器の構成を示すブ
ロック図である。図８を参照して、この可変分周器は、
入力端子５１、出力端子５２および複数（図では６つ）
の分周数設定端子５３〜５８を備える。入力端子５１に
は、分周されるべきクロック信号ＣＬＫが入力される。
出力端子５２からは、分周された信号ＯＵＴが出力され
る。分周数設定端子５３〜５８は、それぞれ分周数Ｋの
第１から第６の桁の数Ｓ１′，Ｓ２′，Ｐ１〜Ｐ４を
「１」または「０」に設定するための端子である。分周
数ＫはＫ＝Ｓ１′＋２×Ｓ２′＋２2 ×Ｐ１＋２3 ×Ｐ
２＋２4 ×Ｐ３＋２ 5 ×Ｐ４で表わされる。以下、可変
分周器の動作を説明するときは、特に断らない限りＳ
１′＝１，Ｓ２′＝１，Ｐ１＝１，Ｐ２＝０，Ｐ３＝
０，Ｐ４＝０、すなわち分周数Ｋが（１００１１１）2
＝３９に設定されたものとする。
ロック図である。図８を参照して、この可変分周器は、
入力端子５１、出力端子５２および複数（図では６つ）
の分周数設定端子５３〜５８を備える。入力端子５１に
は、分周されるべきクロック信号ＣＬＫが入力される。
出力端子５２からは、分周された信号ＯＵＴが出力され
る。分周数設定端子５３〜５８は、それぞれ分周数Ｋの
第１から第６の桁の数Ｓ１′，Ｓ２′，Ｐ１〜Ｐ４を
「１」または「０」に設定するための端子である。分周
数ＫはＫ＝Ｓ１′＋２×Ｓ２′＋２2 ×Ｐ１＋２3 ×Ｐ
２＋２4 ×Ｐ３＋２ 5 ×Ｐ４で表わされる。以下、可変
分周器の動作を説明するときは、特に断らない限りＳ
１′＝１，Ｓ２′＝１，Ｐ１＝１，Ｐ２＝０，Ｐ３＝
０，Ｐ４＝０、すなわち分周数Ｋが（１００１１１）2
＝３９に設定されたものとする。
【０００３】また、この可変分周器は、２モジュラスプ
リスケーラ（４／５分周器）６１、２ビットのスワロカ
ウンタ６２、４ビットのパルスカウンタ６３およびリセ
ット／出力発生回路６４を備える。
リスケーラ（４／５分周器）６１、２ビットのスワロカ
ウンタ６２、４ビットのパルスカウンタ６３およびリセ
ット／出力発生回路６４を備える。
【０００４】２モジュラスプリスケーラ６１は、図９に
示すように、ＮＯＲゲート７１，７４およびデータフリ
ップフロップ回路（以下、ＤＦ−Ｆと略記する）７２，
７３，７５を含む。ＤＦ−Ｆ７２，７３，７５のクロッ
ク端子Ｃはクロック信号ＣＬＫを受ける。ＤＦ−Ｆ７２
の出力はＤＦ−Ｆ７３の入力端子Ｄに入力される。ＯＲ
ゲート７４は、ＤＦ−Ｆ７３の反転出力と、セレクト信
号ＳＥＬとを受け、信号φ７４をＤＦ−Ｆ７５の入力端
子Ｄに出力する。ＯＲゲート７１は、ＤＦ−Ｆ７３，７
５の出力Ｑ７３，Ｑ７５を受け、信号φ７１をＤＦ−Ｆ
７２の入力端子Ｄに出力する。ＤＦ−Ｆ７３の反転出力
は内部分周信号Ｑ′となる。
示すように、ＮＯＲゲート７１，７４およびデータフリ
ップフロップ回路（以下、ＤＦ−Ｆと略記する）７２，
７３，７５を含む。ＤＦ−Ｆ７２，７３，７５のクロッ
ク端子Ｃはクロック信号ＣＬＫを受ける。ＤＦ−Ｆ７２
の出力はＤＦ−Ｆ７３の入力端子Ｄに入力される。ＯＲ
ゲート７４は、ＤＦ−Ｆ７３の反転出力と、セレクト信
号ＳＥＬとを受け、信号φ７４をＤＦ−Ｆ７５の入力端
子Ｄに出力する。ＯＲゲート７１は、ＤＦ−Ｆ７３，７
５の出力Ｑ７３，Ｑ７５を受け、信号φ７１をＤＦ−Ｆ
７２の入力端子Ｄに出力する。ＤＦ−Ｆ７３の反転出力
は内部分周信号Ｑ′となる。
【０００５】図１０は２モジュラスプリスケーラ６１の
動作を示すタイムチャートである。図９および図１０を
参照して、スワロカウンタ６２がカウントを終了すると
同時にセレクト信号ＳＥＬが「Ｈ」レベルになると、Ｎ
ＯＲゲート７４の出力φ７４が「Ｌ」レベルに固定さ
れ、１クロック後にＤＦ−Ｆ７５の出力Ｑ７５も「Ｌ」
レベルに固定される。これにより、ＯＲゲート７１およ
びＤＦ−Ｆ７２，７３がＯＲゲート７４およびＤＦ−Ｆ
７５と無関係に４分周器を構成する。したがって、内部
分周信号Ｑ′は、セレクト信号ＳＥＬが「Ｈ」レベルで
ある期間は、「Ｈ」期間が２クロックで「Ｌ」期間が２
クロックの４分周信号となる。
動作を示すタイムチャートである。図９および図１０を
参照して、スワロカウンタ６２がカウントを終了すると
同時にセレクト信号ＳＥＬが「Ｈ」レベルになると、Ｎ
ＯＲゲート７４の出力φ７４が「Ｌ」レベルに固定さ
れ、１クロック後にＤＦ−Ｆ７５の出力Ｑ７５も「Ｌ」
レベルに固定される。これにより、ＯＲゲート７１およ
びＤＦ−Ｆ７２，７３がＯＲゲート７４およびＤＦ−Ｆ
７５と無関係に４分周器を構成する。したがって、内部
分周信号Ｑ′は、セレクト信号ＳＥＬが「Ｈ」レベルで
ある期間は、「Ｈ」期間が２クロックで「Ｌ」期間が２
クロックの４分周信号となる。
【０００６】スワロカウンタ６２がカウントを開始する
と同時にセレクト信号ＳＥＬが「Ｌ」レベルになると、
ＮＯＲゲート７４の出力φ７４はＤＦ−Ｆ７３の出力Ｑ
７３と等しくなり、ＤＦ−Ｆ７５の出力Ｑ７５は信号φ
７４を１クロック遅延させたものとなる。このときＮＯ
Ｒゲート７１の出力φ７１は、信号Ｑ７３の立上がりに
より立下がり、信号Ｑ７３よりも１クロック遅れた信号
Ｑ７５の立下がりにより立上がるので、信号φ７１は
「Ｌ」期間が１クロック延びた５分周信号となる。ＤＦ
−Ｆ７３の出力Ｑ７３は、信号φ７１を２クロック遅延
させたものとなる。ＤＦ−Ｆ７３の反転出力である内部
分周信号Ｑ′は、セレクト信号ＳＥＬが「Ｌ」レベルで
ある期間は、「Ｈ」期間が３クロックで「Ｌ」期間が２
クロックの５分周信号となる。
と同時にセレクト信号ＳＥＬが「Ｌ」レベルになると、
ＮＯＲゲート７４の出力φ７４はＤＦ−Ｆ７３の出力Ｑ
７３と等しくなり、ＤＦ−Ｆ７５の出力Ｑ７５は信号φ
７４を１クロック遅延させたものとなる。このときＮＯ
Ｒゲート７１の出力φ７１は、信号Ｑ７３の立上がりに
より立下がり、信号Ｑ７３よりも１クロック遅れた信号
Ｑ７５の立下がりにより立上がるので、信号φ７１は
「Ｌ」期間が１クロック延びた５分周信号となる。ＤＦ
−Ｆ７３の出力Ｑ７３は、信号φ７１を２クロック遅延
させたものとなる。ＤＦ−Ｆ７３の反転出力である内部
分周信号Ｑ′は、セレクト信号ＳＥＬが「Ｌ」レベルで
ある期間は、「Ｈ」期間が３クロックで「Ｌ」期間が２
クロックの５分周信号となる。
【０００７】スワロカウンタ６２は、図１１に示すよう
に、ゲート素子７６，７７、インバータ７８、ＮＯＲゲ
ート７９〜８２，８７、ＯＲゲート８３，８４およびセ
ット・リセット付トグルフリップフロップ回路（以下、
ＴＦ−Ｆと略記する）８５，８６を含む。ゲート素子７
６，７７は、入力端子から入力された信号をそのまま出
力する端子と、入力端子から入力された信号を反転させ
て出力する端子とを含む。
に、ゲート素子７６，７７、インバータ７８、ＮＯＲゲ
ート７９〜８２，８７、ＯＲゲート８３，８４およびセ
ット・リセット付トグルフリップフロップ回路（以下、
ＴＦ−Ｆと略記する）８５，８６を含む。ゲート素子７
６，７７は、入力端子から入力された信号をそのまま出
力する端子と、入力端子から入力された信号を反転させ
て出力する端子とを含む。
【０００８】ゲート素子７６，７７の入力端子は、それ
ぞれ分周数設定端子５３，５４に接続される。ゲート素
子７６，７７の出力は、ＮＯＲゲート７９，８１の一方
入力端子に入力される。ゲート素子７６，７７の反転出
力は、ＮＯＲゲート８０，８２の一方入力端子に入力さ
れる。ＮＯＲゲート７９〜８２の他方入力端子は、イン
バータ７８で反転されたリセット信号ＳＣＲＳＴを受け
る。リセット信号ＳＣＲＳＴはリセット／出力発生回路
６４から出力される。
ぞれ分周数設定端子５３，５４に接続される。ゲート素
子７６，７７の出力は、ＮＯＲゲート７９，８１の一方
入力端子に入力される。ゲート素子７６，７７の反転出
力は、ＮＯＲゲート８０，８２の一方入力端子に入力さ
れる。ＮＯＲゲート７９〜８２の他方入力端子は、イン
バータ７８で反転されたリセット信号ＳＣＲＳＴを受け
る。リセット信号ＳＣＲＳＴはリセット／出力発生回路
６４から出力される。
【０００９】ＮＯＲゲート７９，８１の出力は、それぞ
れＴＦ−Ｆ８５，８６のリセット端子Ｒに入力される。
ＮＯＲゲート８０，８２の出力は、それぞれＴＦ−Ｆ８
５，８６のセット端子Ｓに入力される。
れＴＦ−Ｆ８５，８６のリセット端子Ｒに入力される。
ＮＯＲゲート８０，８２の出力は、それぞれＴＦ−Ｆ８
５，８６のセット端子Ｓに入力される。
【００１０】ＴＦ−Ｆ８５の出力はＴＦ−Ｆ８６のクロ
ック端子Ｃに入力される。ＮＯＲゲート８７は、ＴＦ−
Ｆ８５，８６の出力を受け、カウンタ出力信号ＳＣＯを
出力する。ＯＲゲート８３は、リセット信号ＳＣＲＳＴ
およびカウンタ出力信号ＳＣＯを受け、セレクト信号Ｓ
ＥＬを出力する。ＯＲゲート８４は、リセット信号ＳＣ
ＲＳＴ、カウンタ出力信号ＳＣＯおよび内部分周信号
Ｑ′を受ける。ＯＲゲート８４の出力φ８４はＴＦ−Ｆ
８５のクロック端子Ｃに入力される。
ック端子Ｃに入力される。ＮＯＲゲート８７は、ＴＦ−
Ｆ８５，８６の出力を受け、カウンタ出力信号ＳＣＯを
出力する。ＯＲゲート８３は、リセット信号ＳＣＲＳＴ
およびカウンタ出力信号ＳＣＯを受け、セレクト信号Ｓ
ＥＬを出力する。ＯＲゲート８４は、リセット信号ＳＣ
ＲＳＴ、カウンタ出力信号ＳＣＯおよび内部分周信号
Ｑ′を受ける。ＯＲゲート８４の出力φ８４はＴＦ−Ｆ
８５のクロック端子Ｃに入力される。
【００１１】図１２はスワロカウンタ６２の動作を示す
タイムチャートである。図１１および図１２を参照し
て、リセット信号ＳＣＲＳＴが「Ｌ」レベルであるとき
は、ＮＯＲゲート７９〜８２の出力は「Ｌ」レベルに固
定される。パルスカウンタ６３によるカウントが終了し
てリセット信号ＳＣＲＳＴが「Ｈ」レベルになると、Ｎ
ＯＲゲート７９，８１の出力は「Ｌ」レベルとなり、Ｎ
ＯＲゲート８０，８２の出力が「Ｈ」レベルとなる。し
たがって、ＴＦ−Ｆ８５，８６はともに「Ｈ」レベル
（「１」）にプリセットされ、カウント出力ＳＣＯは
「Ｌ」レベルとなる。
タイムチャートである。図１１および図１２を参照し
て、リセット信号ＳＣＲＳＴが「Ｌ」レベルであるとき
は、ＮＯＲゲート７９〜８２の出力は「Ｌ」レベルに固
定される。パルスカウンタ６３によるカウントが終了し
てリセット信号ＳＣＲＳＴが「Ｈ」レベルになると、Ｎ
ＯＲゲート７９，８１の出力は「Ｌ」レベルとなり、Ｎ
ＯＲゲート８０，８２の出力が「Ｈ」レベルとなる。し
たがって、ＴＦ−Ｆ８５，８６はともに「Ｈ」レベル
（「１」）にプリセットされ、カウント出力ＳＣＯは
「Ｌ」レベルとなる。
【００１２】リセット信号ＳＣＲＳＴが「Ｌ」レベルに
なると、ＯＲゲート８４の出力φ８４が内部分周信号
Ｑ′と等しくなり、ＴＦ−Ｆ８５，８６がカウントを開
始し、セレクト信号ＳＥＬが「Ｌ」レベルになる。ＴＦ
−Ｆ８５の出力は内部分周信号Ｑ′が「Ｌ」レベルから
「Ｈ」レベルに立上がるごとに反転する。ＴＦ−Ｆ８６
の出力はＴＦ−Ｆ８５の出力が「Ｌ」レベルから「Ｈ」
レベルに立上がるごとに反転する。
なると、ＯＲゲート８４の出力φ８４が内部分周信号
Ｑ′と等しくなり、ＴＦ−Ｆ８５，８６がカウントを開
始し、セレクト信号ＳＥＬが「Ｌ」レベルになる。ＴＦ
−Ｆ８５の出力は内部分周信号Ｑ′が「Ｌ」レベルから
「Ｈ」レベルに立上がるごとに反転する。ＴＦ−Ｆ８６
の出力はＴＦ−Ｆ８５の出力が「Ｌ」レベルから「Ｈ」
レベルに立上がるごとに反転する。
【００１３】カウントが終了しＴＦ−Ｆ８５，８６の出
力がともに「Ｌ」レベルになると、カウント出力信号Ｓ
ＣＯが「Ｈ」レベルになり、信号ＳＥＬ，φ８４が
「Ｈ」レベルとなる。したがって、セレクト信号ＳＥＬ
は、リセット信号ＳＣＲＳＴの立下がりから、カウント
出力信号ＳＣＯの立上がりまでの期間に「Ｌ」レベルに
なる。
力がともに「Ｌ」レベルになると、カウント出力信号Ｓ
ＣＯが「Ｈ」レベルになり、信号ＳＥＬ，φ８４が
「Ｈ」レベルとなる。したがって、セレクト信号ＳＥＬ
は、リセット信号ＳＣＲＳＴの立下がりから、カウント
出力信号ＳＣＯの立上がりまでの期間に「Ｌ」レベルに
なる。
【００１４】図１３はパルスカウンタ６３およびリセッ
ト／出力発生回路６４の構成を示す回路ブロック図であ
る。図１３を参照して、パルスカウンタ６３は入力部８
８およびダウンカウンタ部８９を含む。入力部８８はゲ
ート素子９１〜９４およびＮＯＲゲート９５〜１０２を
含み、ダウンカウンタ部８９はＴＦ−Ｆ１０３〜１０６
およびＯＲゲート１０７を含む。
ト／出力発生回路６４の構成を示す回路ブロック図であ
る。図１３を参照して、パルスカウンタ６３は入力部８
８およびダウンカウンタ部８９を含む。入力部８８はゲ
ート素子９１〜９４およびＮＯＲゲート９５〜１０２を
含み、ダウンカウンタ部８９はＴＦ−Ｆ１０３〜１０６
およびＯＲゲート１０７を含む。
【００１５】ゲート素子９１〜９４の入力端子は、それ
ぞれ設定端子５５〜５８に接続される。ゲート素子９１
〜９４の出力は、ＮＯＲゲート９５，９７，９９，１０
１の一方入力端子に入力される。ゲート素子９１〜９４
の反転出力は、ＮＯＲゲート９６，９８，１００，１０
２の一方入力端子に入力される。ＮＯＲゲート９５〜１
０２の他方入力端子は出力部９０からのプリセット信号
Ｒ′を受ける。ＮＯＲゲート９５，９７，９９，１０１
の出力は、それぞれＴＦ−Ｆ１０３〜１０６のリセット
端子Ｒに入力される。ＮＯＲゲート９６，９８，１０
０，１０２の出力は、それぞれＴＦ−Ｆ１０３〜１０６
のセット端子Ｓに入力される。
ぞれ設定端子５５〜５８に接続される。ゲート素子９１
〜９４の出力は、ＮＯＲゲート９５，９７，９９，１０
１の一方入力端子に入力される。ゲート素子９１〜９４
の反転出力は、ＮＯＲゲート９６，９８，１００，１０
２の一方入力端子に入力される。ＮＯＲゲート９５〜１
０２の他方入力端子は出力部９０からのプリセット信号
Ｒ′を受ける。ＮＯＲゲート９５，９７，９９，１０１
の出力は、それぞれＴＦ−Ｆ１０３〜１０６のリセット
端子Ｒに入力される。ＮＯＲゲート９６，９８，１０
０，１０２の出力は、それぞれＴＦ−Ｆ１０３〜１０６
のセット端子Ｓに入力される。
【００１６】ＴＦ−Ｆ１０３のクロック端子Ｃは内部分
周信号Ｑ′を受ける。ＴＦ−Ｆ１０３〜１０５の出力
は、それぞれ次段のＴＦ−Ｆ１０４〜１０６のクロック
端子Ｃに入力される。ＯＲゲート１０７は、ＴＦ−Ｆ１
０３の出力Ｑ１と、ＴＦ−Ｆ１０４の反転出力／Ｑ２
と、ＴＦ−Ｆ１０５の出力Ｑ３と、ＴＦ−Ｆ１０６の出
力Ｑ４とを受ける。
周信号Ｑ′を受ける。ＴＦ−Ｆ１０３〜１０５の出力
は、それぞれ次段のＴＦ−Ｆ１０４〜１０６のクロック
端子Ｃに入力される。ＯＲゲート１０７は、ＴＦ−Ｆ１
０３の出力Ｑ１と、ＴＦ−Ｆ１０４の反転出力／Ｑ２
と、ＴＦ−Ｆ１０５の出力Ｑ３と、ＴＦ−Ｆ１０６の出
力Ｑ４とを受ける。
【００１７】また、リセット／出力発生回路６４は出力
部９０およびインバータ１０８を含み、出力部９０はＯ
Ｒゲート１０９，１１２およびＤＦ−Ｆ１１０，１１１
を含む。ＯＲゲート１０９は、ＯＲゲート１０７の出力
Ｄ′と、ＤＦ−Ｆ１１０の反転出力とを受ける。ＯＲゲ
ート１０９の出力はＤＦ−Ｆ１１０の入力端子Ｄに入力
される。ＤＦ−Ｆ１１０の出力はＤＦ−Ｆ１１１の入力
端子Ｄに入力される。ＤＦ−Ｆ１１１の出力がプリセッ
ト信号Ｒ′となり、ＤＦ−Ｆ１１１の反転出力がリセッ
ト信号ＳＣＲＳＴとなる。ＯＲゲート１１２は、ＤＦ−
Ｆ１１０，１１１の反転出力を受ける。ＯＲゲート１１
２の出力は可変分周器の出力ＯＵＴとなる。
部９０およびインバータ１０８を含み、出力部９０はＯ
Ｒゲート１０９，１１２およびＤＦ−Ｆ１１０，１１１
を含む。ＯＲゲート１０９は、ＯＲゲート１０７の出力
Ｄ′と、ＤＦ−Ｆ１１０の反転出力とを受ける。ＯＲゲ
ート１０９の出力はＤＦ−Ｆ１１０の入力端子Ｄに入力
される。ＤＦ−Ｆ１１０の出力はＤＦ−Ｆ１１１の入力
端子Ｄに入力される。ＤＦ−Ｆ１１１の出力がプリセッ
ト信号Ｒ′となり、ＤＦ−Ｆ１１１の反転出力がリセッ
ト信号ＳＣＲＳＴとなる。ＯＲゲート１１２は、ＤＦ−
Ｆ１１０，１１１の反転出力を受ける。ＯＲゲート１１
２の出力は可変分周器の出力ＯＵＴとなる。
【００１８】図１４および図１５は、リセット／出力発
生回路６４の動作を示すタイムチャートである。図１
３、図１４および図１５を参照して、プリセット信号
Ｒ′が「Ｌ」レベルになると、分周数設定端子５５〜５
８に与えられた設定レベルに応じてＮＯＲゲート９５，
９８，１００，１０１の出力が「Ｌ」レベルとなり、Ｎ
ＯＲゲート９６，９７，９９，１０２の出力が「Ｈ」レ
ベルとなる。したがって、ＴＦ−Ｆ１０３〜１０６は、
それぞれ「Ｈ」レベル（「１」），「Ｌ」レベル
（「０」），「Ｌ」レベル（「０」），「Ｈ」レベル
（「１」）にプリセットされる。
生回路６４の動作を示すタイムチャートである。図１
３、図１４および図１５を参照して、プリセット信号
Ｒ′が「Ｌ」レベルになると、分周数設定端子５５〜５
８に与えられた設定レベルに応じてＮＯＲゲート９５，
９８，１００，１０１の出力が「Ｌ」レベルとなり、Ｎ
ＯＲゲート９６，９７，９９，１０２の出力が「Ｈ」レ
ベルとなる。したがって、ＴＦ−Ｆ１０３〜１０６は、
それぞれ「Ｈ」レベル（「１」），「Ｌ」レベル
（「０」），「Ｌ」レベル（「０」），「Ｈ」レベル
（「１」）にプリセットされる。
【００１９】プリセット信号Ｒ′が「Ｈ」レベルになる
と、ダウンカウンタ部８９がカウントを開始する。ＴＦ
−Ｆ１０３〜１０６の出力は、それぞれのクロック端子
Ｃへの入力が「Ｌ」レベルから「Ｈ」レベルに立上がる
ごとに反転する。ＯＲゲート１０７の出力すなわちカウ
ント出力信号Ｄ′は、ＴＦ−Ｆ１０３，１０５，１０６
の出力Ｑ１，Ｑ３，Ｑ４とＴＦ−Ｆ１０４の反転出力／
Ｑ２がともに「Ｌ」レベルになった期間、すなわちダウ
ンカウンタ部８９のカウントが終了する２カウント前の
期間に「Ｌ」レベルとなる。ＤＦ−Ｆ１１０の反転出力
ＰＯＵＴは、信号Ｄ′が「Ｌ」レベルになった後、信号
Ｑ′の１回目の立下がりに応じて「Ｈ」レベルとなり、
信号Ｑ′の２回目の立下がりに応じて「Ｌ」レベルとな
る。
と、ダウンカウンタ部８９がカウントを開始する。ＴＦ
−Ｆ１０３〜１０６の出力は、それぞれのクロック端子
Ｃへの入力が「Ｌ」レベルから「Ｈ」レベルに立上がる
ごとに反転する。ＯＲゲート１０７の出力すなわちカウ
ント出力信号Ｄ′は、ＴＦ−Ｆ１０３，１０５，１０６
の出力Ｑ１，Ｑ３，Ｑ４とＴＦ−Ｆ１０４の反転出力／
Ｑ２がともに「Ｌ」レベルになった期間、すなわちダウ
ンカウンタ部８９のカウントが終了する２カウント前の
期間に「Ｌ」レベルとなる。ＤＦ−Ｆ１１０の反転出力
ＰＯＵＴは、信号Ｄ′が「Ｌ」レベルになった後、信号
Ｑ′の１回目の立下がりに応じて「Ｈ」レベルとなり、
信号Ｑ′の２回目の立下がりに応じて「Ｌ」レベルとな
る。
【００２０】ＤＦ−Ｆ１１１の反転出力ＳＣＲＳＴは、
信号Ｄ′が「Ｌ」レベルになった後、信号Ｑ′の２回目
の立下がりに応じて「Ｈ」レベルとなり、信号Ｑ′の３
回目の立下がりに応じて「Ｌ」レベルとなる。
信号Ｄ′が「Ｌ」レベルになった後、信号Ｑ′の２回目
の立下がりに応じて「Ｈ」レベルとなり、信号Ｑ′の３
回目の立下がりに応じて「Ｌ」レベルとなる。
【００２１】ＯＲゲート１１２の出力ＯＵＴは、信号
Ｄ′が「Ｌ」レベルになった後、信号Ｑ′の２回目の立
下がりに応じて「Ｈ」レベルとなり、信号Ｑ′の３回目
の立下がりに応じて「Ｌ」レベルとなる。
Ｄ′が「Ｌ」レベルになった後、信号Ｑ′の２回目の立
下がりに応じて「Ｈ」レベルとなり、信号Ｑ′の３回目
の立下がりに応じて「Ｌ」レベルとなる。
【００２２】すなわち、出力ＯＵＴは、ダウンカウンタ
部８９がプリセット値（１００１） 2 ＝９をカウントす
る期間のうち２カウント分だけ「Ｈ」レベルになる。
部８９がプリセット値（１００１） 2 ＝９をカウントす
る期間のうち２カウント分だけ「Ｈ」レベルになる。
【００２３】上述のとおり、信号Ｑ′の最初の（１１）
2 ＝３カウント分はクロック信号ＣＬＫを５分周した５
分周信号であり、信号Ｑ′の残りの６カウント分はクロ
ック信号ＣＬＫを４分周した４分周信号である。したが
って、出力ＯＵＴは、３×５＋６×４＝３９クロックの
うち２×４＝８クロック分だけ「Ｈ」レベルとなり、ク
ロック信号ＣＬＫを（１００１１１）2 ＝３９分周した
ものとなる。
2 ＝３カウント分はクロック信号ＣＬＫを５分周した５
分周信号であり、信号Ｑ′の残りの６カウント分はクロ
ック信号ＣＬＫを４分周した４分周信号である。したが
って、出力ＯＵＴは、３×５＋６×４＝３９クロックの
うち２×４＝８クロック分だけ「Ｈ」レベルとなり、ク
ロック信号ＣＬＫを（１００１１１）2 ＝３９分周した
ものとなる。
【００２４】
【発明が解決しようとする課題】このような可変分周器
の分周出力ＯＵＴを通信用に使用する場合は、電力効率
の観点からいって分周出力ＯＵＴのデューティ比が５０
％の一定であることが好ましい。
の分周出力ＯＵＴを通信用に使用する場合は、電力効率
の観点からいって分周出力ＯＵＴのデューティ比が５０
％の一定であることが好ましい。
【００２５】しかし、従来の可変分周器にあっては、分
周出力ＯＵＴが「Ｈ」レベルになる期間が設定分周数Ｋ
に関係なくダウンカウンタ部８９が２カウントする期間
に固定されていたので、設定分周数Ｋが大きくなるに従
って分周出力ＯＵＴのデューティ比が小さくなり、電力
効率が悪くなるという問題があった。
周出力ＯＵＴが「Ｈ」レベルになる期間が設定分周数Ｋ
に関係なくダウンカウンタ部８９が２カウントする期間
に固定されていたので、設定分周数Ｋが大きくなるに従
って分周出力ＯＵＴのデューティ比が小さくなり、電力
効率が悪くなるという問題があった。
【００２６】すなわち、設定分周数Ｋが３２〜６３の範
囲では分周出力ＯＵＴの「Ｈ」期間は２カウント×４ク
ロック＝８クロックであり、分周出力ＯＵＴの１周期は
Ｋクロックであるので、デューティ比は（８／Ｋ）×１
００（％）となる。たとえば設定分周数Ｋが（１０００
００）2 ＝３２のときはデューティ比が（８／３２）×
１００＝２５％であるが、設定分周数Ｋが（１１１１０
１）2 ＝６１のときはデューティ比が１３％となる。設
定分周数Ｋが３２〜６３の範囲では、デューティ比は１
３〜２５％の範囲で変化し、５０％を基準とすると−３
７から−２５％の範囲で変化する。
囲では分周出力ＯＵＴの「Ｈ」期間は２カウント×４ク
ロック＝８クロックであり、分周出力ＯＵＴの１周期は
Ｋクロックであるので、デューティ比は（８／Ｋ）×１
００（％）となる。たとえば設定分周数Ｋが（１０００
００）2 ＝３２のときはデューティ比が（８／３２）×
１００＝２５％であるが、設定分周数Ｋが（１１１１０
１）2 ＝６１のときはデューティ比が１３％となる。設
定分周数Ｋが３２〜６３の範囲では、デューティ比は１
３〜２５％の範囲で変化し、５０％を基準とすると−３
７から−２５％の範囲で変化する。
【００２７】また、従来の可変分周器では、互いに重な
らない２つの信号ＰＯＵＴ，ＳＣＲＳＴの論理和を分周
出力ＯＵＴとしているので、図１５に示すように、分周
出力ＯＵＴにスパイクが生じ通信機器などの誤動作を招
いていた。
らない２つの信号ＰＯＵＴ，ＳＣＲＳＴの論理和を分周
出力ＯＵＴとしているので、図１５に示すように、分周
出力ＯＵＴにスパイクが生じ通信機器などの誤動作を招
いていた。
【００２８】それゆえに、この発明の主たる目的は、設
定分周数によらずデューティ比が約５０％で、かつレベ
ルが安定した分周出力を得ることができる可変分周器を
提供することである。
定分周数によらずデューティ比が約５０％で、かつレベ
ルが安定した分周出力を得ることができる可変分周器を
提供することである。
【００２９】
【課題を解決するための手段】この発明の可変分周器
は、分周数を任意に設定できる可変分周器であって、前
記分周数を設定するための分周数設定手段、前記分周数
設定手段で設定された分周数の１／２の数だけ入力信号
のパルス数をカウントしたことに応じて第１のカウント
信号を出力する第１のカウンタ、前記分周数設定手段で
設定された分周数だけ入力信号のパルス数をカウントし
たことに応じて第２のカウント信号を出力する第２のカ
ウンタ、および前記第１のカウント信号が出力されるま
での期間は第１のレベルの信号を出力し、前記第１のカ
ウント信号が出力されてから前記第２のカウント信号が
出力されるまでの期間は第２のレベルの信号を出力する
出力回路を備えたことを特徴としている。
は、分周数を任意に設定できる可変分周器であって、前
記分周数を設定するための分周数設定手段、前記分周数
設定手段で設定された分周数の１／２の数だけ入力信号
のパルス数をカウントしたことに応じて第１のカウント
信号を出力する第１のカウンタ、前記分周数設定手段で
設定された分周数だけ入力信号のパルス数をカウントし
たことに応じて第２のカウント信号を出力する第２のカ
ウンタ、および前記第１のカウント信号が出力されるま
での期間は第１のレベルの信号を出力し、前記第１のカ
ウント信号が出力されてから前記第２のカウント信号が
出力されるまでの期間は第２のレベルの信号を出力する
出力回路を備えたことを特徴としている。
【００３０】また、前記分周数設定手段は、それぞれ前
記分周数の第１から第Ｍの桁を第１または第２の論理に
設定するための第１から第Ｍの分周数設定端子を含み、
前記第１のカウンタは第２から第Ｍの分周数設定端子で
設定されたＭ−１桁の数だけ前記入力信号のパルス数を
カウントし、前記第２のカウンタは前記第１から第Ｍの
分周数設定端子で設定されたＭ桁の数だけ前記入力信号
のパルス数をカウントすることとしてもよい。
記分周数の第１から第Ｍの桁を第１または第２の論理に
設定するための第１から第Ｍの分周数設定端子を含み、
前記第１のカウンタは第２から第Ｍの分周数設定端子で
設定されたＭ−１桁の数だけ前記入力信号のパルス数を
カウントし、前記第２のカウンタは前記第１から第Ｍの
分周数設定端子で設定されたＭ桁の数だけ前記入力信号
のパルス数をカウントすることとしてもよい。
【００３１】また、前記第１の分周数設定端子で設定さ
れた前記分周数の第１の桁が第１の論理であることに応
じて、前記第１のカウント信号を前記入力信号の半周期
に相当する時間だけ遅延させて前記出力回路に出力する
遅延回路を備えてもよい。
れた前記分周数の第１の桁が第１の論理であることに応
じて、前記第１のカウント信号を前記入力信号の半周期
に相当する時間だけ遅延させて前記出力回路に出力する
遅延回路を備えてもよい。
【００３２】また、前記分周数設定手段は、それぞれ前
記分周数の第１から第Ｍの桁を第１または第２の論理に
設定するための第１から第Ｍの分周数設定端子を含み、
第１から第Ｎ（ただし、Ｎ＜Ｍである）の分周数設定端
子で設定されたＮ桁のパルス数だけ前記入力信号を２N
＋１倍だけ分周した第１の分周信号を出力した後、前記
入力信号を２N 倍だけ分周した第２の分周信号を出力す
る信号発生手段を備え、前記第１のカウンタは第Ｎ＋２
から第Ｍの分周数設定端子で設定されたＭ−Ｎ−１桁の
数だけ前記第１および第２の分周信号のパルス数をカウ
ントし、前記第２のカウンタは第Ｎ＋１から第Ｍの分周
数設定端子で設定されたＭ−Ｎ桁の数だけ前記第１およ
び第２の分周信号のパルス数をカウントすることとして
もよい。
記分周数の第１から第Ｍの桁を第１または第２の論理に
設定するための第１から第Ｍの分周数設定端子を含み、
第１から第Ｎ（ただし、Ｎ＜Ｍである）の分周数設定端
子で設定されたＮ桁のパルス数だけ前記入力信号を２N
＋１倍だけ分周した第１の分周信号を出力した後、前記
入力信号を２N 倍だけ分周した第２の分周信号を出力す
る信号発生手段を備え、前記第１のカウンタは第Ｎ＋２
から第Ｍの分周数設定端子で設定されたＭ−Ｎ−１桁の
数だけ前記第１および第２の分周信号のパルス数をカウ
ントし、前記第２のカウンタは第Ｎ＋１から第Ｍの分周
数設定端子で設定されたＭ−Ｎ桁の数だけ前記第１およ
び第２の分周信号のパルス数をカウントすることとして
もよい。
【００３３】また、前記第Ｎ＋１の分周数設定端子で設
定された前記分周数の第Ｎ＋１の桁が第１の論理である
ことに応じて、前記第１のカウント信号を前記第２の分
周信号の半周期に相当する時間だけ遅延させて前記出力
回路に出力する第１の遅延回路を備えてもよい。
定された前記分周数の第Ｎ＋１の桁が第１の論理である
ことに応じて、前記第１のカウント信号を前記第２の分
周信号の半周期に相当する時間だけ遅延させて前記出力
回路に出力する第１の遅延回路を備えてもよい。
【００３４】また、前記第Ｎの分周数設定端子で設定さ
れた前記分周数の第Ｎの桁が第１の論理であることに応
じて、前記第２のカウント信号を前記第２の分周信号の
半周期に相当する時間だけ遅延させて前記出力回路に出
力する第２の遅延回路を備えてもよい。
れた前記分周数の第Ｎの桁が第１の論理であることに応
じて、前記第２のカウント信号を前記第２の分周信号の
半周期に相当する時間だけ遅延させて前記出力回路に出
力する第２の遅延回路を備えてもよい。
【００３５】
【作用】この発明の可変分周器にあっては、設定分周数
の１／２だけ入力信号のパルス数をカウントする第１の
カウンタと、設定分周数だけ入力信号のパルス数をカウ
ントする第２のカウンタとを設け、第１のカウンタのカ
ウント期間に第１のレベルの信号を出力し、第１のカウ
ンタのカウントが終了してから第２のカウンタのカウン
トが終了するまでの期間に第２のレベルの信号を出力す
る。したがって、設定分周数によらずデューティ比が５
０％で、かつレベルが安定した分周出力を得ることがで
きる。
の１／２だけ入力信号のパルス数をカウントする第１の
カウンタと、設定分周数だけ入力信号のパルス数をカウ
ントする第２のカウンタとを設け、第１のカウンタのカ
ウント期間に第１のレベルの信号を出力し、第１のカウ
ンタのカウントが終了してから第２のカウンタのカウン
トが終了するまでの期間に第２のレベルの信号を出力す
る。したがって、設定分周数によらずデューティ比が５
０％で、かつレベルが安定した分周出力を得ることがで
きる。
【００３６】また、分周数の第１から第Ｍの桁を設定す
るための第１から第Ｍの設定端子を設け、第１のカウン
タは第２から第Ｍの設定端子で設定されたＭ−１桁の数
だけカウントし、第２のカウンタは第１から第Ｍの設定
端子で設定されたＭ桁の数だけカウントすることとすれ
ば、設定分周数を１／２倍する演算器などを設けること
なく、設定分周数の１／２を容易にカウントすることが
できる。
るための第１から第Ｍの設定端子を設け、第１のカウン
タは第２から第Ｍの設定端子で設定されたＭ−１桁の数
だけカウントし、第２のカウンタは第１から第Ｍの設定
端子で設定されたＭ桁の数だけカウントすることとすれ
ば、設定分周数を１／２倍する演算器などを設けること
なく、設定分周数の１／２を容易にカウントすることが
できる。
【００３７】また、設定分周数の第１の桁が第１の論理
であることに応じて、第１のカウント信号を入力信号の
半周期分の時間だけ遅延させる遅延回路を設ければ、設
定分周数が奇数である場合に第１のレベルの信号の出力
時間を入力信号の半周期分の時間だけ延ばすことがで
き、分周出力のデューティ比を５０％にすることができ
る。
であることに応じて、第１のカウント信号を入力信号の
半周期分の時間だけ遅延させる遅延回路を設ければ、設
定分周数が奇数である場合に第１のレベルの信号の出力
時間を入力信号の半周期分の時間だけ延ばすことがで
き、分周出力のデューティ比を５０％にすることができ
る。
【００３８】また、分周数の第１から第Ｍの桁を設定す
るための第１から第Ｍの設定端子と、第１から第Ｎの設
定端子で設定された第Ｎ桁のパルス数だけ入力信号を２
N ＋１倍だけ分周した第１の分周信号を出力した後、入
力信号を２N 倍だけ分周した第１の分周信号を出力する
信号発生手段とを備え、第１のカウンタは第Ｎ＋２から
第Ｍの設定端子で設定されたＭ−Ｎ−１桁の数だけ第１
および第２の分周信号のパルス数をカウントし、第２の
カウンタが第Ｎ＋１から第Ｍの設定端子で設定されたＭ
−Ｎ桁の数だけ第１および第２の分周信号のパルス数を
カウントすることとすれば、入力信号を２段階で分周す
ることができ、大きな分周数を設定できる。また、第１
および第２の分周信号のパルス数を１／２倍する演算器
などを設けることなく、第１および第２の分周信号のパ
ルス数の１／２を容易にカウントすることができる。
るための第１から第Ｍの設定端子と、第１から第Ｎの設
定端子で設定された第Ｎ桁のパルス数だけ入力信号を２
N ＋１倍だけ分周した第１の分周信号を出力した後、入
力信号を２N 倍だけ分周した第１の分周信号を出力する
信号発生手段とを備え、第１のカウンタは第Ｎ＋２から
第Ｍの設定端子で設定されたＭ−Ｎ−１桁の数だけ第１
および第２の分周信号のパルス数をカウントし、第２の
カウンタが第Ｎ＋１から第Ｍの設定端子で設定されたＭ
−Ｎ桁の数だけ第１および第２の分周信号のパルス数を
カウントすることとすれば、入力信号を２段階で分周す
ることができ、大きな分周数を設定できる。また、第１
および第２の分周信号のパルス数を１／２倍する演算器
などを設けることなく、第１および第２の分周信号のパ
ルス数の１／２を容易にカウントすることができる。
【００３９】また、設定分周数の第Ｎ＋１桁が第１の論
理であることに応じて、第１のカウント信号を第２の分
周信号の半周期分の時間だけ遅延させる第１の遅延回路
を設ければ、第１および第２の分周信号のパルス数が奇
数である場合に第１のレベルの信号の出力時間を第２の
分周信号の半周期分の時間だけ延ばすことができ、分周
出力のデューティ比を５０％に近づけることができる。
理であることに応じて、第１のカウント信号を第２の分
周信号の半周期分の時間だけ遅延させる第１の遅延回路
を設ければ、第１および第２の分周信号のパルス数が奇
数である場合に第１のレベルの信号の出力時間を第２の
分周信号の半周期分の時間だけ延ばすことができ、分周
出力のデューティ比を５０％に近づけることができる。
【００４０】また、設定分周数の第Ｎ桁が第１の論理で
あることに応じて、第２のカウント信号を入力信号の半
周期分の時間だけ遅延させる第２の遅延回路を設けれ
ば、第１の分周信号のパルス数が多い場合に第２のレベ
ルの信号の出力時間を第２の分周信号の半周期分の時間
だけ延ばすことができ、分周出力のデューティ比を５０
％に近づけることができる。
あることに応じて、第２のカウント信号を入力信号の半
周期分の時間だけ遅延させる第２の遅延回路を設けれ
ば、第１の分周信号のパルス数が多い場合に第２のレベ
ルの信号の出力時間を第２の分周信号の半周期分の時間
だけ延ばすことができ、分周出力のデューティ比を５０
％に近づけることができる。
【００４１】
〔実施例１〕図１はこの発明の第１実施例による可変分
周器の要部の構成を示す回路ブロック図である。
周器の要部の構成を示す回路ブロック図である。
【００４２】図１を参照して、この可変分周器は４ビッ
トのパルスカウンタ４１と、リセット／出力発生回路４
２とを含む。パルスカウンタ４１およびリセット／出力
発生回路４２は、図８のパルスカウンタ６３およびリセ
ット／出力発生回路６４に相当するものであり、可変分
周器の全体構成は図８〜図１５で示した従来の可変分周
器と同じである。
トのパルスカウンタ４１と、リセット／出力発生回路４
２とを含む。パルスカウンタ４１およびリセット／出力
発生回路４２は、図８のパルスカウンタ６３およびリセ
ット／出力発生回路６４に相当するものであり、可変分
周器の全体構成は図８〜図１５で示した従来の可変分周
器と同じである。
【００４３】パルスカウンタ４１は、入力部８８、第１
のダウンカウンタ部８９および第２のダウンカウンタ部
１を含む。入力部８８および第１のダウンカウンタ部８
９は、図１３で示したものと同じであるので説明は省略
される。
のダウンカウンタ部８９および第２のダウンカウンタ部
１を含む。入力部８８および第１のダウンカウンタ部８
９は、図１３で示したものと同じであるので説明は省略
される。
【００４４】第２のダウンカウンタ部１は、ＴＦ−Ｆ５
〜７およびＯＲゲート８を含む。ＴＦ−Ｆ５〜７のリセ
ット端子Ｒは、それぞれＮＯＲゲート９７，９９，１０
１の出力を受ける。ＴＦ−Ｆ５〜７のセット端子Ｓは、
それぞれＮＯＲゲート９８，１００，１０２の出力を受
ける。ＴＦ−Ｆ５のクロック端子Ｃは内部分周信号Ｑ′
を受ける。ＴＦ−Ｆ５，６の出力は、それぞれ後段のＴ
Ｆ−Ｆ６，７のクロック端子Ｃに入力される。ＯＲゲー
ト８は、ＴＦ−Ｆ５の出力Ｑ５と、ＴＦ−Ｆ６６の反転
出力／Ｑ６と、ＴＦ−Ｆ７の出力Ｑ７とを受け、第２の
カウント出力信号Ｄ２′を出力する。
〜７およびＯＲゲート８を含む。ＴＦ−Ｆ５〜７のリセ
ット端子Ｒは、それぞれＮＯＲゲート９７，９９，１０
１の出力を受ける。ＴＦ−Ｆ５〜７のセット端子Ｓは、
それぞれＮＯＲゲート９８，１００，１０２の出力を受
ける。ＴＦ−Ｆ５のクロック端子Ｃは内部分周信号Ｑ′
を受ける。ＴＦ−Ｆ５，６の出力は、それぞれ後段のＴ
Ｆ−Ｆ６，７のクロック端子Ｃに入力される。ＯＲゲー
ト８は、ＴＦ−Ｆ５の出力Ｑ５と、ＴＦ−Ｆ６６の反転
出力／Ｑ６と、ＴＦ−Ｆ７の出力Ｑ７とを受け、第２の
カウント出力信号Ｄ２′を出力する。
【００４５】リセット／出力発生回路４２は、インバー
タ１０８、第１の出力部２および第２の出力部３を含
む。第１の出力部２はＯＲゲート９およびＤＦ−Ｆ１
０，１１を含み、第２の出力部３はＯＲゲート１２，１
５およびＤＦ−Ｆ１３，１４，１６を含む。
タ１０８、第１の出力部２および第２の出力部３を含
む。第１の出力部２はＯＲゲート９およびＤＦ−Ｆ１
０，１１を含み、第２の出力部３はＯＲゲート１２，１
５およびＤＦ−Ｆ１３，１４，１６を含む。
【００４６】ＤＦ−Ｆ１０，１１，１３，１４のクロッ
ク端子Ｃは、内部分周信号Ｑ′がインバータ１０８で反
転された信号／Ｑ′を受ける。ＯＲゲート９は、第２の
ダウンカウンタ部１から出力された第２のカウンタ出力
信号Ｄ２′と、ＤＦ−Ｆ１０の反転出力とを受ける。Ｏ
ＲゲートＱの出力はＤＦ−Ｆ１０の入力端子Ｄに入力さ
れる。ＤＦ−Ｆ１０の出力はＤＦ−Ｆ１１の入力端子Ｄ
に入力される。ＤＦ−Ｆ１１の反転出力が第１の出力部
２の出力ＰＯＵＴ２となる。
ク端子Ｃは、内部分周信号Ｑ′がインバータ１０８で反
転された信号／Ｑ′を受ける。ＯＲゲート９は、第２の
ダウンカウンタ部１から出力された第２のカウンタ出力
信号Ｄ２′と、ＤＦ−Ｆ１０の反転出力とを受ける。Ｏ
ＲゲートＱの出力はＤＦ−Ｆ１０の入力端子Ｄに入力さ
れる。ＤＦ−Ｆ１０の出力はＤＦ−Ｆ１１の入力端子Ｄ
に入力される。ＤＦ−Ｆ１１の反転出力が第１の出力部
２の出力ＰＯＵＴ２となる。
【００４７】ＯＲゲート１２は、第１のダウンカウンタ
部８９から出力された第１のカウント出力信号Ｄ′と、
ＤＦ−Ｆ１３の反転出力とを受ける。ＯＲゲート１２の
出力はＤＦ−Ｆ１３の入力端子Ｄに入力される。ＤＦ−
Ｆ１３の出力は次段のＤＦ−Ｆ１４の入力端子Ｄに入力
される。ＤＦ−Ｆ１４の出力がプリセット信号Ｒ′とな
り、ＤＦ−Ｆ１４の反転出力がリセット信号ＳＣＲＳＴ
となる。ＯＲゲート１５は、ＤＦ−Ｆ１４の反転出力Ｐ
ＯＵＴと、第１の出力部２の出力ＰＯＵＴ２とを受け
る。ＯＲゲート１５の出力はＤＦ−Ｆ１６のクロック端
子Ｃに入力される。ＤＦ−Ｆ１６の入力端子Ｄと反転出
力端子／Ｑとは互いに接続される。ＤＦ−Ｆ１６の出力
は可変分周器の出力ＯＵＴとなる。
部８９から出力された第１のカウント出力信号Ｄ′と、
ＤＦ−Ｆ１３の反転出力とを受ける。ＯＲゲート１２の
出力はＤＦ−Ｆ１３の入力端子Ｄに入力される。ＤＦ−
Ｆ１３の出力は次段のＤＦ−Ｆ１４の入力端子Ｄに入力
される。ＤＦ−Ｆ１４の出力がプリセット信号Ｒ′とな
り、ＤＦ−Ｆ１４の反転出力がリセット信号ＳＣＲＳＴ
となる。ＯＲゲート１５は、ＤＦ−Ｆ１４の反転出力Ｐ
ＯＵＴと、第１の出力部２の出力ＰＯＵＴ２とを受け
る。ＯＲゲート１５の出力はＤＦ−Ｆ１６のクロック端
子Ｃに入力される。ＤＦ−Ｆ１６の入力端子Ｄと反転出
力端子／Ｑとは互いに接続される。ＤＦ−Ｆ１６の出力
は可変分周器の出力ＯＵＴとなる。
【００４８】図２は図１の可変分周器の動作を示すタイ
ムチャートである。図１および図２を参照して、プリセ
ット信号Ｒ′が「Ｌ」レベルになると、設定端子５５〜
５８のプリセット値（１００１）2 が入力部８８を介し
て第１のダウンカウンタ部８９に入力され、設定端子５
６〜５８のプリセット値（１００）2 が第２のダウンカ
ウンタ部１に入力される。設定端子５６〜５８のプリセ
ット値（１００）2 は設定端子５５〜５８のプリセット
値（１００１）2 の１／２になっている。ただし、小数
点以下は切捨てられる。
ムチャートである。図１および図２を参照して、プリセ
ット信号Ｒ′が「Ｌ」レベルになると、設定端子５５〜
５８のプリセット値（１００１）2 が入力部８８を介し
て第１のダウンカウンタ部８９に入力され、設定端子５
６〜５８のプリセット値（１００）2 が第２のダウンカ
ウンタ部１に入力される。設定端子５６〜５８のプリセ
ット値（１００）2 は設定端子５５〜５８のプリセット
値（１００１）2 の１／２になっている。ただし、小数
点以下は切捨てられる。
【００４９】プリセット信号Ｒ′が「Ｈ」レベルに立上
がると、第１および第２のダウンカウンタ部８９，１が
カウントを開始する。ＴＦ−Ｆ１０３〜１０６，５〜７
の出力は、それぞれクロック端子Ｃの入力が「Ｌ」レベ
ルから「Ｈ」レベルに立上がるごとに反転する。
がると、第１および第２のダウンカウンタ部８９，１が
カウントを開始する。ＴＦ−Ｆ１０３〜１０６，５〜７
の出力は、それぞれクロック端子Ｃの入力が「Ｌ」レベ
ルから「Ｈ」レベルに立上がるごとに反転する。
【００５０】ＯＲゲート８の出力すなわち第２のカウン
ト信号Ｄ２′は、第２のダウンカウンタ部１のカウント
が終了する２カウント前の期間に「Ｌ」レベルとなる。
ＤＦ−Ｆ１１の出力ＰＯＵＴ２は、信号Ｄ２′が「Ｌ」
レベルになった後、信号Ｑ′の２回目の立上がりに応じ
て「Ｈ」レベルとなり、信号Ｑ′の３回目の立上がりに
応じて「Ｌ」レベルとなる。
ト信号Ｄ２′は、第２のダウンカウンタ部１のカウント
が終了する２カウント前の期間に「Ｌ」レベルとなる。
ＤＦ−Ｆ１１の出力ＰＯＵＴ２は、信号Ｄ２′が「Ｌ」
レベルになった後、信号Ｑ′の２回目の立上がりに応じ
て「Ｈ」レベルとなり、信号Ｑ′の３回目の立上がりに
応じて「Ｌ」レベルとなる。
【００５１】ＯＲゲート１０７の出力すなわち第１のカ
ウント信号Ｄ′は、第１のダウンカウンタ部８９のカウ
ントが終了する２カウント前の期間に「Ｌ」レベルとな
る。ＤＦ−Ｆ１４の出力ＰＯＵＴは、信号Ｄ′が「Ｌ」
レベルになった後、信号Ｑ′の２回目の立下がりに応じ
て「Ｈ」レベルとなり、信号Ｑ′の３回目の立下がりに
応じて「Ｌ」レベルとなる。
ウント信号Ｄ′は、第１のダウンカウンタ部８９のカウ
ントが終了する２カウント前の期間に「Ｌ」レベルとな
る。ＤＦ−Ｆ１４の出力ＰＯＵＴは、信号Ｄ′が「Ｌ」
レベルになった後、信号Ｑ′の２回目の立下がりに応じ
て「Ｈ」レベルとなり、信号Ｑ′の３回目の立下がりに
応じて「Ｌ」レベルとなる。
【００５２】ＤＦ−Ｆ１６の出力すなわち可変分周器の
出力ＯＵＴは、信号ＰＯＵＴ２の立上がりに応じて
「Ｌ」レベルとなり、信号ＰＯＵＴの立上がりに応じて
「Ｈ」レベルとなり、信号ＰＯＵＴ２の立上がりに応じ
て「Ｌ」レベルとなる。
出力ＯＵＴは、信号ＰＯＵＴ２の立上がりに応じて
「Ｌ」レベルとなり、信号ＰＯＵＴの立上がりに応じて
「Ｈ」レベルとなり、信号ＰＯＵＴ２の立上がりに応じ
て「Ｌ」レベルとなる。
【００５３】すなわち、出力ＯＵＴは、第１のダウンカ
ウンタ部８９が設定端子５５〜５８で設定されたプリセ
ット値（１００１）2 ＝９をカウントする期間を１周期
とし、第２のダウンカウンタ部１が設定端子５６〜５８
で設定されたプリセット値（１００）2 ＝４をカウント
する期間に「Ｈ」レベルとなる。
ウンタ部８９が設定端子５５〜５８で設定されたプリセ
ット値（１００１）2 ＝９をカウントする期間を１周期
とし、第２のダウンカウンタ部１が設定端子５６〜５８
で設定されたプリセット値（１００）2 ＝４をカウント
する期間に「Ｈ」レベルとなる。
【００５４】上述のとおり、内部分周信号Ｑ′の最初の
３カウント分はクロック信号ＣＬＫを５分周したもので
あり、内部分周信号Ｑ′の残りの６カウント分はクロッ
ク信号ＣＬＫを４分周したものである。したがって、分
周出力ＯＵＴの１周期は３×５＋４×６＝３９クロック
となり、３９クロックのうち３×５＋４×１＝１９クロ
ック分だけ「Ｈ」レベルとなる。よって、デューティ比
は１００×１９／３９≒４９％となる。
３カウント分はクロック信号ＣＬＫを５分周したもので
あり、内部分周信号Ｑ′の残りの６カウント分はクロッ
ク信号ＣＬＫを４分周したものである。したがって、分
周出力ＯＵＴの１周期は３×５＋４×６＝３９クロック
となり、３９クロックのうち３×５＋４×１＝１９クロ
ック分だけ「Ｈ」レベルとなる。よって、デューティ比
は１００×１９／３９≒４９％となる。
【００５５】次に、従来例と同様に、設定分周数Ｋを３
２〜６３の範囲で変えた場合のデューティ比の変化を算
出する。この実施例では分周出力ＯＵＴの前段にＤＦ−
Ｆ１６を設けたので、リセット後の出力を「Ｈ」レベル
または「Ｌ」レベルと特定することはできないが、算出
の便宜上「Ｈ」レベルとする。分周数Ｋは、上述したと
おり、式Ｋ＝Ｓ１′＋２×Ｓ２′＋２2 ×Ｐ１＋２3 ×
Ｐ２＋２4 ×Ｐ３＋２ 5 ×Ｐ４で表わされる。また、こ
の実施例では分周出力ＯＵＴの「Ｈ」期間はＳ１′＋２
×Ｓ２′＋２2 ×Ｐ２＋２3 ×Ｐ３＋２4 ×Ｐ４クロッ
クとなる。したがって、デューティ比は１００×（Ｓ
１′＋２×Ｓ２′＋２2 ×Ｐ２＋２3 ×Ｐ３＋２4 ×Ｐ
４）／Ｋ（％）となる。この式に基づいてデューティ比
を算出すると、設定分周数Ｋが３２〜６３の範囲では、
デューティ比は４４〜５４％の範囲で変化し、５０％を
基準とすると−８〜＋４％の範囲で変化する。
２〜６３の範囲で変えた場合のデューティ比の変化を算
出する。この実施例では分周出力ＯＵＴの前段にＤＦ−
Ｆ１６を設けたので、リセット後の出力を「Ｈ」レベル
または「Ｌ」レベルと特定することはできないが、算出
の便宜上「Ｈ」レベルとする。分周数Ｋは、上述したと
おり、式Ｋ＝Ｓ１′＋２×Ｓ２′＋２2 ×Ｐ１＋２3 ×
Ｐ２＋２4 ×Ｐ３＋２ 5 ×Ｐ４で表わされる。また、こ
の実施例では分周出力ＯＵＴの「Ｈ」期間はＳ１′＋２
×Ｓ２′＋２2 ×Ｐ２＋２3 ×Ｐ３＋２4 ×Ｐ４クロッ
クとなる。したがって、デューティ比は１００×（Ｓ
１′＋２×Ｓ２′＋２2 ×Ｐ２＋２3 ×Ｐ３＋２4 ×Ｐ
４）／Ｋ（％）となる。この式に基づいてデューティ比
を算出すると、設定分周数Ｋが３２〜６３の範囲では、
デューティ比は４４〜５４％の範囲で変化し、５０％を
基準とすると−８〜＋４％の範囲で変化する。
【００５６】なお、分周出力ＯＵＴのデューティ比が５
０％一定とならないのは、第１のダウンカウンタ部８
９のカウント値が奇数の場合、第２のダウンカウンタ部
１は第１のダウンカウンタ部８９のカウント値の１／２
の数の小数点以下を切捨てた数をカウントすることと、
内部分周信号Ｑ′が４分周または５分周信号に変化す
ることが原因である。
０％一定とならないのは、第１のダウンカウンタ部８
９のカウント値が奇数の場合、第２のダウンカウンタ部
１は第１のダウンカウンタ部８９のカウント値の１／２
の数の小数点以下を切捨てた数をカウントすることと、
内部分周信号Ｑ′が４分周または５分周信号に変化す
ることが原因である。
【００５７】この実施例においては、プリセット値をカ
ウントする第１のダウンカウンタ部８９と、プリセット
値の１／２をカウントする第２のダウンカウンタ部１と
を設け、第２のダウンカウンタ部１のカウントが終了し
たことを表わす第１のカウント出力信号Ｄ′に応じて
「Ｌ」レベルを出力し、第１のダウンカウンタ部８９の
カウントが終了したことを表わす第２のカウント信号Ｄ
２′に応じて「Ｈ」レベルを出力する。したがって、設
定分周数Ｋによらずデューティ比が５０％に近い分周出
力ＯＵＴが得られる。
ウントする第１のダウンカウンタ部８９と、プリセット
値の１／２をカウントする第２のダウンカウンタ部１と
を設け、第２のダウンカウンタ部１のカウントが終了し
たことを表わす第１のカウント出力信号Ｄ′に応じて
「Ｌ」レベルを出力し、第１のダウンカウンタ部８９の
カウントが終了したことを表わす第２のカウント信号Ｄ
２′に応じて「Ｈ」レベルを出力する。したがって、設
定分周数Ｋによらずデューティ比が５０％に近い分周出
力ＯＵＴが得られる。
【００５８】また、分周出力ＯＵＴの前段に２分周器を
構成するＤＦ−Ｆ１６を設け、第１および第２のカウン
ト出力信号Ｄ′，Ｄ２′を信号／Ｑ′の２周期分だけ遅
延させた信号ＰＯＵＴ，ＰＯＵＴ２をＤＦ−Ｆ１６のク
ロック入力としたので、従来例のように分周出力ＯＵＴ
にスパイクなどが発生して通信機器などの誤動作を招こ
とがない。 〔実施例２〕実施例１では、第２のダウンカウンタ部１
が第１のダウンカウンタ部８９のカウント値の１／２の
数の小数点以下を切捨てた数をカウントしていたため、
第１のダウンカウンタ部８９のカウント値が奇数のとき
第２のダウンカウンタ部１のカウント値が第１のダウン
カウンタ部８９のカウンタ値よりも小さくなり、デュー
ティ比が５０％から外れるという問題があった。本実施
例は、この問題を解決することを目的とするものであ
る。
構成するＤＦ−Ｆ１６を設け、第１および第２のカウン
ト出力信号Ｄ′，Ｄ２′を信号／Ｑ′の２周期分だけ遅
延させた信号ＰＯＵＴ，ＰＯＵＴ２をＤＦ−Ｆ１６のク
ロック入力としたので、従来例のように分周出力ＯＵＴ
にスパイクなどが発生して通信機器などの誤動作を招こ
とがない。 〔実施例２〕実施例１では、第２のダウンカウンタ部１
が第１のダウンカウンタ部８９のカウント値の１／２の
数の小数点以下を切捨てた数をカウントしていたため、
第１のダウンカウンタ部８９のカウント値が奇数のとき
第２のダウンカウンタ部１のカウント値が第１のダウン
カウンタ部８９のカウンタ値よりも小さくなり、デュー
ティ比が５０％から外れるという問題があった。本実施
例は、この問題を解決することを目的とするものであ
る。
【００５９】図３はこの発明の第２実施例による可変分
周器の要部の構成を示す回路ブロック図である。
周器の要部の構成を示す回路ブロック図である。
【００６０】図３を参照して、この可変分周器はパルス
カウンタ４１およびリセット／出力発生回路４３を含
む。パルスカウンタ４１は入力部８８、第１のダウンカ
ウンタ部８９および第２のダウンカウンタ部１を含み、
リセット／出力発生回路４３はインバータ１０８、第１
の出力部２０および第２の出力部３を含む。
カウンタ４１およびリセット／出力発生回路４３を含
む。パルスカウンタ４１は入力部８８、第１のダウンカ
ウンタ部８９および第２のダウンカウンタ部１を含み、
リセット／出力発生回路４３はインバータ１０８、第１
の出力部２０および第２の出力部３を含む。
【００６１】この可変分周器が図１の可変分周器と異な
る点は、第１の出力部２０にマスタ型データフリップフ
ロップ回路（以下ＭＦ−Ｆと略記する）２１および２：
１のセレクタ２２が新たに設けられている点である。Ｍ
Ｆ−Ｆ２１はデータを取込んでから０．５クロック後に
データを出力するものである。セレクタ２２は２つの入
力端子Ａ，Ｂと、出力端子Ｏと、制御端子Ｓとを含む。
制御端子Ｓが「Ｌ」レベル（「０」）のときは入力端子
Ａと出力端子Ｏが導通し、制御端子Ｓが「Ｈ」レベル
（「１」）のときは入力端子Ｂと出力端子Ｏが導通す
る。
る点は、第１の出力部２０にマスタ型データフリップフ
ロップ回路（以下ＭＦ−Ｆと略記する）２１および２：
１のセレクタ２２が新たに設けられている点である。Ｍ
Ｆ−Ｆ２１はデータを取込んでから０．５クロック後に
データを出力するものである。セレクタ２２は２つの入
力端子Ａ，Ｂと、出力端子Ｏと、制御端子Ｓとを含む。
制御端子Ｓが「Ｌ」レベル（「０」）のときは入力端子
Ａと出力端子Ｏが導通し、制御端子Ｓが「Ｈ」レベル
（「１」）のときは入力端子Ｂと出力端子Ｏが導通す
る。
【００６２】ＭＦ−Ｆ２１の入力端子ＤはＤＦ−Ｆ１１
の出力を受け、そのクロック端子ＣはＤＦ−Ｆ１０，１
１，１３，１４と同様に内部分周信号Ｑ′の反転信号／
Ｑ′を受ける。セレクタ２２の入力端子Ａ，Ｂは、それ
ぞれＤＦ−Ｆ１１の反転出力、およびＭＦ−Ｆ２１の反
転出力を受ける。セレクタ２２の制御端子Ｓは設定端子
５５に接続される。セレクタ２２の出力が第１の出力部
２０の出力ＰＯＵＴ２となる。第２の出力部３のＯＲゲ
ート１５は、信号ＰＯＵＴおよびＰＯＵＴ２を受ける。
の出力を受け、そのクロック端子ＣはＤＦ−Ｆ１０，１
１，１３，１４と同様に内部分周信号Ｑ′の反転信号／
Ｑ′を受ける。セレクタ２２の入力端子Ａ，Ｂは、それ
ぞれＤＦ−Ｆ１１の反転出力、およびＭＦ−Ｆ２１の反
転出力を受ける。セレクタ２２の制御端子Ｓは設定端子
５５に接続される。セレクタ２２の出力が第１の出力部
２０の出力ＰＯＵＴ２となる。第２の出力部３のＯＲゲ
ート１５は、信号ＰＯＵＴおよびＰＯＵＴ２を受ける。
【００６３】図４は図３の可変分周器の動作を示すタイ
ムチャートである。入力部８８、第１のダウンカウンタ
部８９および第２のダウンカウンタ部１の動作は実施例
１と同様であり、プリセット信号Ｒ′、第１のカウンタ
出力信号Ｄ′、第２のカウンタ出力信号Ｄ２′およびス
ワロカウンタ６２のためのリセット信号ＳＣＲＳＴのタ
イミングも同様である。
ムチャートである。入力部８８、第１のダウンカウンタ
部８９および第２のダウンカウンタ部１の動作は実施例
１と同様であり、プリセット信号Ｒ′、第１のカウンタ
出力信号Ｄ′、第２のカウンタ出力信号Ｄ２′およびス
ワロカウンタ６２のためのリセット信号ＳＣＲＳＴのタ
イミングも同様である。
【００６４】実施例１と異なる点は、設定端子５５のプ
リセット値Ｐ１が「１」であるか「０」であるかによ
り、第２のカウント出力信号Ｄ２′の立下がりに対する
分周出力ＯＵＴの立下がりのタイミングが変化する点で
ある。
リセット値Ｐ１が「１」であるか「０」であるかによ
り、第２のカウント出力信号Ｄ２′の立下がりに対する
分周出力ＯＵＴの立下がりのタイミングが変化する点で
ある。
【００６５】すなわち上述の例のようにＰ１＝１である
ときは、セレクタ２２の入力端子Ｂと出力端子Ｏとが導
通するので、信号ＰＯＵＴ２はＭＦ−Ｆ２１の反転出力
となる。したがって、信号ＰＯＵＴ２の立上がりは、信
号Ｄ２′の立下がりから信号／Ｑ′の２．５周期分だけ
遅延する。これにより、分周出力ＯＵＴの「Ｈ」期間が
０．５カウント分だけ長くなり、分周出力ＯＵＴの
「Ｈ」期間および「Ｌ」期間はともに４．５カウント分
となる。
ときは、セレクタ２２の入力端子Ｂと出力端子Ｏとが導
通するので、信号ＰＯＵＴ２はＭＦ−Ｆ２１の反転出力
となる。したがって、信号ＰＯＵＴ２の立上がりは、信
号Ｄ２′の立下がりから信号／Ｑ′の２．５周期分だけ
遅延する。これにより、分周出力ＯＵＴの「Ｈ」期間が
０．５カウント分だけ長くなり、分周出力ＯＵＴの
「Ｈ」期間および「Ｌ」期間はともに４．５カウント分
となる。
【００６６】一方、Ｐ１＝０であるとき、たとえば第１
のダウンカウンタ部８９のプリセット値が（１０００）
2 ＝８であるときは、セレクタ２２の入力端子Ａと出力
端子Ｏとが導通するので、信号ＰＯＵＴ２はＤＦ−Ｆ１
１の反転出力となる。したがって、信号ＰＯＵＴ２の立
上がりは、実施例１と同様に信号Ｄ２′の立下がりから
信号／Ｑ′の２．０周期分だけ遅延する。これにより、
分周出力ＯＵＴの「Ｈ」期間および「Ｌ」期間はともに
４．０カウント分となる。
のダウンカウンタ部８９のプリセット値が（１０００）
2 ＝８であるときは、セレクタ２２の入力端子Ａと出力
端子Ｏとが導通するので、信号ＰＯＵＴ２はＤＦ−Ｆ１
１の反転出力となる。したがって、信号ＰＯＵＴ２の立
上がりは、実施例１と同様に信号Ｄ２′の立下がりから
信号／Ｑ′の２．０周期分だけ遅延する。これにより、
分周出力ＯＵＴの「Ｈ」期間および「Ｌ」期間はともに
４．０カウント分となる。
【００６７】次に、実施例１と同様に設定分周数Ｋを変
えた場合のデューティ比の変化を算出する。この実施例
では分周出力ＯＵＴの「Ｈ」期間はＳ１′＋２×Ｓ２′
＋２×Ｐ１＋２2 ×Ｐ２＋２3 ×Ｐ３＋２4 ×Ｐ４クロ
ックとなるので、デューティ比は１００×（Ｓ１′＋２
×Ｓ２′＋２×Ｐ１＋２2 ×Ｐ２＋２3 ×Ｐ３＋２4×
Ｐ４）／Ｋ（％）となる。したがって、設定分周数Ｋが
３２〜６３の範囲では、デューティ比は５０〜５４％の
範囲で変化し、５０％を基準とすると０〜＋４％の範囲
で変化する。
えた場合のデューティ比の変化を算出する。この実施例
では分周出力ＯＵＴの「Ｈ」期間はＳ１′＋２×Ｓ２′
＋２×Ｐ１＋２2 ×Ｐ２＋２3 ×Ｐ３＋２4 ×Ｐ４クロ
ックとなるので、デューティ比は１００×（Ｓ１′＋２
×Ｓ２′＋２×Ｐ１＋２2 ×Ｐ２＋２3 ×Ｐ３＋２4×
Ｐ４）／Ｋ（％）となる。したがって、設定分周数Ｋが
３２〜６３の範囲では、デューティ比は５０〜５４％の
範囲で変化し、５０％を基準とすると０〜＋４％の範囲
で変化する。
【００６８】この実施例においては、第１のダウンカウ
ンタ部８９のカウント値が奇数のとき第２のダウンカウ
ンタ部１のカウントが終了したことを表わす第２のカウ
ント出力信号Ｄ２′の立下がりから分周出力ＯＵＴの立
下がりまでの時間を０．５カウント分だけ延ばすように
したので、分周出力ＯＵＴのデューティ比を５０％に近
づけることができる。 〔実施例３〕実施例１，２では、内部分周信号Ｑ′が４
分周信号であるか５分周信号であるかに関係なく内部分
周信号Ｑ′のパルス数をカウントしていたため、５分周
信号のパルス数が多いとき分周出力のＯＵＴのデューテ
ィ比が５０％から外れるという問題があった。本実施例
は、この問題を解決することを目的とするものである。
ンタ部８９のカウント値が奇数のとき第２のダウンカウ
ンタ部１のカウントが終了したことを表わす第２のカウ
ント出力信号Ｄ２′の立下がりから分周出力ＯＵＴの立
下がりまでの時間を０．５カウント分だけ延ばすように
したので、分周出力ＯＵＴのデューティ比を５０％に近
づけることができる。 〔実施例３〕実施例１，２では、内部分周信号Ｑ′が４
分周信号であるか５分周信号であるかに関係なく内部分
周信号Ｑ′のパルス数をカウントしていたため、５分周
信号のパルス数が多いとき分周出力のＯＵＴのデューテ
ィ比が５０％から外れるという問題があった。本実施例
は、この問題を解決することを目的とするものである。
【００６９】図５はこの発明の第３実施例による可変分
周器の要部の構成を示す回路ブロック図である。
周器の要部の構成を示す回路ブロック図である。
【００７０】図５を参照して、この可変分周器はパルス
カウンタ４１およびリセット／出力発生回路４４を含
む。パルスカウンタ４１は入力部８８、第１のダウンカ
ウンタ部８９および第２のダウンカウンタ部１を含み、
リセット／出力発生回路４４はインバータ１０８、第１
の出力部３０および第２の出力部３を含む。
カウンタ４１およびリセット／出力発生回路４４を含
む。パルスカウンタ４１は入力部８８、第１のダウンカ
ウンタ部８９および第２のダウンカウンタ部１を含み、
リセット／出力発生回路４４はインバータ１０８、第１
の出力部３０および第２の出力部３を含む。
【００７１】この可変分周器が図３の可変分周器と異な
る点は、２：１のセレクタ２２の代わりに３：１のセレ
クタ３１が設けられる点と、ＤＦ−Ｆ１１の中間反転出
力が用いられる点である。セレクタ３１は、３つの入力
端子Ａ，Ｂ，Ｃと、出力端子Ｏと、２つの制御端子Ｓ
１，Ｓ２とを含む。図６に示すように、制御端子Ｓ１，
Ｓ２がともに「Ｌ」レベル（「０」）のときは入力端子
Ａと出力端子Ｏが導通し、制御端子Ｓ１，Ｓ２がそれぞ
れ「Ｌ」レベル（「０」），「Ｈ」レベル（「１」）の
ときは入力端子Ｃと出力端子Ｏが導通し、制御端子Ｓ
１，Ｓ２がそれぞれ「Ｈ」レベル（「１」），「Ｌ」レ
ベル（「０」）のときは入力端子Ｂと出力端子Ｏが導通
し、制御端子Ｓ１，Ｓ２がともに「Ｈ」レベル
（「１」）のときは入力端子Ａと出力端子Ｏが導通す
る。また、ＤＦ−Ｆ１１に取込まれたデータは、０．５
クロック後に中間出力端子Ｍおよび中間反転出力端子／
Ｍに出力され、１．０クロック後に出力端子Ｑおよび反
転出力／Ｑに出力される。
る点は、２：１のセレクタ２２の代わりに３：１のセレ
クタ３１が設けられる点と、ＤＦ−Ｆ１１の中間反転出
力が用いられる点である。セレクタ３１は、３つの入力
端子Ａ，Ｂ，Ｃと、出力端子Ｏと、２つの制御端子Ｓ
１，Ｓ２とを含む。図６に示すように、制御端子Ｓ１，
Ｓ２がともに「Ｌ」レベル（「０」）のときは入力端子
Ａと出力端子Ｏが導通し、制御端子Ｓ１，Ｓ２がそれぞ
れ「Ｌ」レベル（「０」），「Ｈ」レベル（「１」）の
ときは入力端子Ｃと出力端子Ｏが導通し、制御端子Ｓ
１，Ｓ２がそれぞれ「Ｈ」レベル（「１」），「Ｌ」レ
ベル（「０」）のときは入力端子Ｂと出力端子Ｏが導通
し、制御端子Ｓ１，Ｓ２がともに「Ｈ」レベル
（「１」）のときは入力端子Ａと出力端子Ｏが導通す
る。また、ＤＦ−Ｆ１１に取込まれたデータは、０．５
クロック後に中間出力端子Ｍおよび中間反転出力端子／
Ｍに出力され、１．０クロック後に出力端子Ｑおよび反
転出力／Ｑに出力される。
【００７２】セレクタ３１の入力端子Ａ，Ｂ，Ｃは、そ
れぞれＤＦ−Ｆ１１の反転出力、ＭＦ−Ｆ２１の反転出
力、およびＤＦ−Ｆ１１の反転出力を受ける。セレクタ
３１の制御端子Ｓ１，Ｓ２は、それぞれ設定端子５５，
５４に接続される。セレクタ３１の出力は第１の出力部
３０の出力ＰＯＵＴ２となる。第２の出力部３のＯＲゲ
ート１５は、信号ＰＯＵＴおよびＰＯＵＴ２を受ける。
れぞれＤＦ−Ｆ１１の反転出力、ＭＦ−Ｆ２１の反転出
力、およびＤＦ−Ｆ１１の反転出力を受ける。セレクタ
３１の制御端子Ｓ１，Ｓ２は、それぞれ設定端子５５，
５４に接続される。セレクタ３１の出力は第１の出力部
３０の出力ＰＯＵＴ２となる。第２の出力部３のＯＲゲ
ート１５は、信号ＰＯＵＴおよびＰＯＵＴ２を受ける。
【００７３】図７は図５の可変分周器の動作を示すタイ
ムチャートである。入力部８８、第１のダウンカウンタ
部８９および第２のダウンカウンタ部１の動作は実施例
１，２と同様であり、プリセット信号Ｒ′、第１カウン
タ出力信号Ｄ′、第２のカウンタ出力信号Ｄ２′および
スワロカウンタ６２のためのリセット信号ＳＣＲＳＴの
タイミングについても同様である。
ムチャートである。入力部８８、第１のダウンカウンタ
部８９および第２のダウンカウンタ部１の動作は実施例
１，２と同様であり、プリセット信号Ｒ′、第１カウン
タ出力信号Ｄ′、第２のカウンタ出力信号Ｄ２′および
スワロカウンタ６２のためのリセット信号ＳＣＲＳＴの
タイミングについても同様である。
【００７４】実施例２と異なる点は、設定端子５４の設
定値Ｓ２′が「１」であるか「０」であるかにより、第
２のカウント出力信号Ｄ２′の立下がりに対する分周出
力ＯＵＴの立下がりのタイミングが変化する点である。
定値Ｓ２′が「１」であるか「０」であるかにより、第
２のカウント出力信号Ｄ２′の立下がりに対する分周出
力ＯＵＴの立下がりのタイミングが変化する点である。
【００７５】すなわち、Ｓ２′＝０（Ｓ２＝０）のとき
は、実施例１と同様に動作する。５分周信号のパルス数
が少ない場合は５分周信号の影響を考慮する必要がない
からである。
は、実施例１と同様に動作する。５分周信号のパルス数
が少ない場合は５分周信号の影響を考慮する必要がない
からである。
【００７６】また、上述の例のようにＳ２′＝１，Ｐ１
＝１（Ｓ１＝Ｓ２＝１）のときは、セレクタ３１の入力
端子Ａと出力端子Ｏとが導通するので、信号ＰＯＵＴ２
はＤＦ−Ｆ１１の反転出力となる。したがって、信号Ｐ
ＯＵＴ２の立下がりは、信号Ｄ２′の立下がりから信号
／Ｑ′の２周期分だけ遅延する。これにより、分周出力
ＯＵＴの「Ｈ」期間が４カウント分となり、分周出力Ｏ
ＵＴの「Ｌ」期間が５カウント分となる。つまり、Ｐ１
＝１であってもＳ２′＝１であり５分周信号のパルス数
が多いときは、信号Ｄ２′の立下がりに対する分周出力
ＯＵＴの立下がりのタイミングを遅延させないようにし
たものである。上述の例では、分周出力ＯＵＴのデュー
ティ比は１００×（３×５＋１×４）／（３×５＋６×
４）＝４９％となる。
＝１（Ｓ１＝Ｓ２＝１）のときは、セレクタ３１の入力
端子Ａと出力端子Ｏとが導通するので、信号ＰＯＵＴ２
はＤＦ−Ｆ１１の反転出力となる。したがって、信号Ｐ
ＯＵＴ２の立下がりは、信号Ｄ２′の立下がりから信号
／Ｑ′の２周期分だけ遅延する。これにより、分周出力
ＯＵＴの「Ｈ」期間が４カウント分となり、分周出力Ｏ
ＵＴの「Ｌ」期間が５カウント分となる。つまり、Ｐ１
＝１であってもＳ２′＝１であり５分周信号のパルス数
が多いときは、信号Ｄ２′の立下がりに対する分周出力
ＯＵＴの立下がりのタイミングを遅延させないようにし
たものである。上述の例では、分周出力ＯＵＴのデュー
ティ比は１００×（３×５＋１×４）／（３×５＋６×
４）＝４９％となる。
【００７７】また、Ｓ２′＝１，Ｐ１＝０（Ｓ２＝１，
Ｓ１＝０）のとき、たとえば分周数Ｋが（１０００１
１）2 ＝３５であるときは、セレクタ３１の入力端子Ｃ
と出力端子Ｏとが導通するので、信号ＰＯＵＴ２はＤＦ
−Ｆ１１の中間反転出力となる。したがって、信号ＰＯ
ＵＴ２の立上がりは、信号Ｄ２′の立下がりから信号／
Ｑ′の１．５周期分だけ遅延する。これにより、分周出
力ＯＵＴの「Ｈ」期間が３．５カウント分となり、分周
出力ＯＵＴの「Ｌ」期間が４．５カウント分となる。つ
まり、Ｐ１＝０であってもＳ２′＝１であり５分周信号
のパルス数が多いときは、信号Ｄ２′の立下がりに対す
る分周出力ＯＵＴの立下がりのタイミングを０．５カウ
ント分だけ早めるようにしたものである。上述の例で
は、分周出力ＯＵＴのデューティ比は１００×（３×５
＋０．５×４）／（３×５＋５×４）≒４９％となる。
次に、実施例１，２と同様に設定分周数Ｋを変えた場合
のデューティ比の変化を算出する。この実施例では分周
出力ＯＵＴの「Ｈ」期間はＳ１′＋２×Ｐ１＋２2 ×Ｐ
２＋２3 ×Ｐ３＋２4 ×Ｐ４クロックとなるので、デュ
ーティ比は１００×（Ｓ１′＋２×Ｐ１＋２2 ×Ｐ２＋
２3 ×Ｐ３＋２4 ×Ｐ４）／Ｋ（％）となる。したがっ
て、設定分周数Ｋが３２〜６３の範囲では、デューティ
比は４７〜５２％の範囲で変化し、５０％を基準とする
と−３〜＋２％の範囲で変化する。
Ｓ１＝０）のとき、たとえば分周数Ｋが（１０００１
１）2 ＝３５であるときは、セレクタ３１の入力端子Ｃ
と出力端子Ｏとが導通するので、信号ＰＯＵＴ２はＤＦ
−Ｆ１１の中間反転出力となる。したがって、信号ＰＯ
ＵＴ２の立上がりは、信号Ｄ２′の立下がりから信号／
Ｑ′の１．５周期分だけ遅延する。これにより、分周出
力ＯＵＴの「Ｈ」期間が３．５カウント分となり、分周
出力ＯＵＴの「Ｌ」期間が４．５カウント分となる。つ
まり、Ｐ１＝０であってもＳ２′＝１であり５分周信号
のパルス数が多いときは、信号Ｄ２′の立下がりに対す
る分周出力ＯＵＴの立下がりのタイミングを０．５カウ
ント分だけ早めるようにしたものである。上述の例で
は、分周出力ＯＵＴのデューティ比は１００×（３×５
＋０．５×４）／（３×５＋５×４）≒４９％となる。
次に、実施例１，２と同様に設定分周数Ｋを変えた場合
のデューティ比の変化を算出する。この実施例では分周
出力ＯＵＴの「Ｈ」期間はＳ１′＋２×Ｐ１＋２2 ×Ｐ
２＋２3 ×Ｐ３＋２4 ×Ｐ４クロックとなるので、デュ
ーティ比は１００×（Ｓ１′＋２×Ｐ１＋２2 ×Ｐ２＋
２3 ×Ｐ３＋２4 ×Ｐ４）／Ｋ（％）となる。したがっ
て、設定分周数Ｋが３２〜６３の範囲では、デューティ
比は４７〜５２％の範囲で変化し、５０％を基準とする
と−３〜＋２％の範囲で変化する。
【００７８】この実施例においては、５分周信号のパル
ス数が多いときは、第２のダウンカウンタ部１のカウン
トが終了したことを表わす第２のカウント出力信号Ｄ
２′の立下がりから分周出力ＯＵＴの立下がりまでの時
間を０．５カウント分だけ早めたので、分周出力ＯＵＴ
のデューティ比を５０％に近づけることができる。
ス数が多いときは、第２のダウンカウンタ部１のカウン
トが終了したことを表わす第２のカウント出力信号Ｄ
２′の立下がりから分周出力ＯＵＴの立下がりまでの時
間を０．５カウント分だけ早めたので、分周出力ＯＵＴ
のデューティ比を５０％に近づけることができる。
【００７９】
【発明の効果】以上のように、この発明の可変分周器に
あっては、設定分周数の１／２だけ入力信号のパルス数
をカウントする第１のカウンタと、設定分周数だけ入力
信号のパルス数をカウントする第２のカウンタとを設
け、第１のカウンタのカウント期間に第１のレベルの信
号を出力し、第１のカウンタのカウントが終了してから
第２のカウンタのカウントが終了するまでの期間に第２
のレベルの信号を出力する。したがって、設定分周数に
よらずデューティ比が５０％で、かつレベルが安定した
分周出力を得ることができる。
あっては、設定分周数の１／２だけ入力信号のパルス数
をカウントする第１のカウンタと、設定分周数だけ入力
信号のパルス数をカウントする第２のカウンタとを設
け、第１のカウンタのカウント期間に第１のレベルの信
号を出力し、第１のカウンタのカウントが終了してから
第２のカウンタのカウントが終了するまでの期間に第２
のレベルの信号を出力する。したがって、設定分周数に
よらずデューティ比が５０％で、かつレベルが安定した
分周出力を得ることができる。
【００８０】また、分周数の第１から第Ｍの桁を設定す
るための第１から第Ｍの設定端子を設け、第１のカウン
タが第Ｍの設定端子で設定されたＭ−１桁の数だけカウ
ントし、第２のカウンタは第１から第Ｍの設定端子で設
定されたＭ桁の数だけカウントすることとすれば、設定
分周数を１／２倍する演算器などを設けることなく、設
定分周数の１／２を容易にカウントすることができる。
るための第１から第Ｍの設定端子を設け、第１のカウン
タが第Ｍの設定端子で設定されたＭ−１桁の数だけカウ
ントし、第２のカウンタは第１から第Ｍの設定端子で設
定されたＭ桁の数だけカウントすることとすれば、設定
分周数を１／２倍する演算器などを設けることなく、設
定分周数の１／２を容易にカウントすることができる。
【００８１】また、設定分周数の第１の桁が第１の論理
であることに応じて、第１のカウント信号を入力信号の
半周期分の時間だけ遅延させる遅延回路を設ければ、設
定分周数が奇数である場合の第１のレベルの出力時間を
入力信号の半周期分の時間だ延ばすことができ、分周出
力のデューティ比を５０％にすることができる。
であることに応じて、第１のカウント信号を入力信号の
半周期分の時間だけ遅延させる遅延回路を設ければ、設
定分周数が奇数である場合の第１のレベルの出力時間を
入力信号の半周期分の時間だ延ばすことができ、分周出
力のデューティ比を５０％にすることができる。
【００８２】また、分周数の第１から第Ｍの桁を設定す
るための第１から第Ｍの設定端子と、第１から第Ｎの設
定端子で設定されたＮ桁のパルス数だけ入力信号を２N
＋１倍だけ分周した第１の分周信号を出力した後、入力
を２N 倍だけ分周した第２の分周信号を出力する信号発
生手段とを備え、第１のカウンタは第Ｎ＋２から第Ｍの
設定端子で設定されたＭ−Ｎ−１桁の数だけ第１および
第２の分周信号のパルスをカウントし、第２のカウンタ
は第Ｎ＋１から第Ｍの設定端子で設定されたＭ−Ｎ桁の
数だけ第１および第２の分周信号のパルス数をカウント
することとすれば、入力信号を２段階で分周することが
でき、大きな分周数を設定できる。また、第１および第
２の分周信号のパルス数を１／２倍する演算器などを設
けることなく、第１および第２の分周信号のパルス数の
１／２を容易にカウントすることができる。
るための第１から第Ｍの設定端子と、第１から第Ｎの設
定端子で設定されたＮ桁のパルス数だけ入力信号を２N
＋１倍だけ分周した第１の分周信号を出力した後、入力
を２N 倍だけ分周した第２の分周信号を出力する信号発
生手段とを備え、第１のカウンタは第Ｎ＋２から第Ｍの
設定端子で設定されたＭ−Ｎ−１桁の数だけ第１および
第２の分周信号のパルスをカウントし、第２のカウンタ
は第Ｎ＋１から第Ｍの設定端子で設定されたＭ−Ｎ桁の
数だけ第１および第２の分周信号のパルス数をカウント
することとすれば、入力信号を２段階で分周することが
でき、大きな分周数を設定できる。また、第１および第
２の分周信号のパルス数を１／２倍する演算器などを設
けることなく、第１および第２の分周信号のパルス数の
１／２を容易にカウントすることができる。
【００８３】また、設定分周数の第Ｎ＋１桁が第１の論
理であることに応じて、第１のカウント信号を第２の分
周信号の半周期分の時間だけ遅延させる第１の遅延回路
を設ければ、第１および第２の分周信号のパルス数が奇
数である場合に第１のレベルの信号の出力時間を第２の
分周信号の半周期分の時間だけ延ばすことができ、分周
出力のデューティ比を５０％に近づけることができる。
理であることに応じて、第１のカウント信号を第２の分
周信号の半周期分の時間だけ遅延させる第１の遅延回路
を設ければ、第１および第２の分周信号のパルス数が奇
数である場合に第１のレベルの信号の出力時間を第２の
分周信号の半周期分の時間だけ延ばすことができ、分周
出力のデューティ比を５０％に近づけることができる。
【００８４】また、設定分周数の第Ｎ桁が第１の論理で
あることに応じて、第２のカウント信号を入力信号の半
周期分の時間だけ遅延させる第２の遅延回路を設けれ
ば、第１の分周信号のパルス数が多い場合に第２のレベ
ルの信号の出力時間を第２の分周信号の半周期分の時間
だけ延ばすことができ、分周出力のデューティ比を５０
％に近づけることができる。
あることに応じて、第２のカウント信号を入力信号の半
周期分の時間だけ遅延させる第２の遅延回路を設けれ
ば、第１の分周信号のパルス数が多い場合に第２のレベ
ルの信号の出力時間を第２の分周信号の半周期分の時間
だけ延ばすことができ、分周出力のデューティ比を５０
％に近づけることができる。
【図１】 この発明の第１実施例による可変分周器の要
部の構成を示す回路ブロック図である。
部の構成を示す回路ブロック図である。
【図２】 図１に示した可変分周器の動作を示すタイム
チャートである。
チャートである。
【図３】 この発明の第２実施例による可変分周器の要
部の構成を示す回路ブロック図である。
部の構成を示す回路ブロック図である。
【図４】 図３に示した可変分周器の動作を示すタイム
チャートである。
チャートである。
【図５】 この発明の第３実施例による可変分周器の要
部の構成を示す回路ブロック図である。
部の構成を示す回路ブロック図である。
【図６】 図５に示した可変分周器のセレクタ３１の動
作を示す真理値表である。
作を示す真理値表である。
【図７】 図５に示した可変分周器の動作を示すタイム
チャートである。
チャートである。
【図８】 従来の可変分周器の構成を示すブロック図で
ある。
ある。
【図９】 図８に示した可変分周器の２モジュラスプリ
スケーラの構成を示す回路ブロック図である。
スケーラの構成を示す回路ブロック図である。
【図１０】 図９に示した２モジュラスプリスケーラの
動作を示すタイムチャートである。
動作を示すタイムチャートである。
【図１１】 図８に示した可変分周器のスワロカウンタ
の構成を示す回路ブロック図である。
の構成を示す回路ブロック図である。
【図１２】 図１１に示したスワロカウンタの動作を示
すタイムチャートである。
すタイムチャートである。
【図１３】 図８に示した可変分周器のパルスカウンタ
およびリセット／出力発生回路の構成を示す回路ブロッ
ク図である。
およびリセット／出力発生回路の構成を示す回路ブロッ
ク図である。
【図１４】 図１３に示したパルスカウンタおよびリセ
ット／出力発生回路の動作を示すタイムチャートであ
る。
ット／出力発生回路の動作を示すタイムチャートであ
る。
【図１５】 図８に示した可変分周器の問題点を説明す
るためのタイムチャートである。
るためのタイムチャートである。
【符号の説明】 １ 第２のダウンカウンタ部、２，２０，３０ 第１の
出力部、３ 第２の出力部、４１，６３ パルスカウン
タ、４２，４３，４４，６４ リセット／出力発生回
路、５３〜５８ 分周数設定端子、６１ ２モジュラス
プリスケーラ、６２ スワロカウンタ、８８ 入力部、
８９ 第１のダウンカウンタ部、９０ 出力部。
出力部、３ 第２の出力部、４１，６３ パルスカウン
タ、４２，４３，４４，６４ リセット／出力発生回
路、５３〜５８ 分周数設定端子、６１ ２モジュラス
プリスケーラ、６２ スワロカウンタ、８８ 入力部、
８９ 第１のダウンカウンタ部、９０ 出力部。
Claims (6)
- 【請求項１】 分周数を任意に設定できる可変分周器で
あって、 前記分周数を設定するための分周数設定手段、 前記分周数設定手段で設定された分周数の１／２の数だ
け入力信号のパルス数をカウントしたことに応じて第１
のカウント信号を出力する第１のカウンタ、 前記分周数設定手段で設定された分周数だけ入力信号の
パルス数をカウントしたことに応じて第２のカウント信
号を出力する第２のカウンタ、および前記第１のカウン
ト信号が出力されるまでの期間は第１のレベルの信号を
出力し、前記第１のカウント信号が出力されてから前記
第２のカウント信号が出力されるまでの期間は第２のレ
ベルの信号を出力する出力回路を備えたことを特徴とす
る、可変分周器。 - 【請求項２】 前記分周数設定手段は、それぞれ前記分
周数の第１から第Ｍの桁を第１または第２の論理に設定
するための第１から第Ｍの分周数設定端子を含み、 前記第１のカウンタは第２から第Ｍの分周数設定端子で
設定されたＭ−１桁の数だけ前記入力信号のパルス数を
カウントし、 前記第２のカウンタは前記第１から第Ｍの分周数設定端
子で設定されたＭ桁の数だけ前記入力信号のパルス数を
カウントすることを特徴とする、請求項１に記載の可変
分周器。 - 【請求項３】 前記第１の分周数設定端子で設定された
前記分周数の第１の桁が第１の論理であることに応じ
て、前記第１のカウント信号を前記入力信号の半周期に
相当する時間だけ遅延させて前記出力回路に出力する遅
延回路を備えたことを特徴とする、請求項２に記載の可
変分周器。 - 【請求項４】 前記分周数設定手段は、それぞれ前記分
周数の第１から第Ｍの桁を第１または第２の論理に設定
するための第１から第Ｍの分周数設定端子を含み、 第１から第Ｎ（ただし、Ｎ＜Ｍである）の分周数設定端
子で設定されたＮ桁のパルス数だけ前記入力信号を２N
＋１倍だけ分周した第１の分周信号を出力した後、前記
入力信号を２N 倍だけ分周した第２の分周信号を出力す
る信号発生手段を備え、 前記第１のカウンタは第Ｎ＋２から第Ｍの分周数設定端
子で設定されたＭ−Ｎ−１桁の数だけ前記第１および第
２の分周信号のパルス数をカウントし、 前記第２のカウンタは第Ｎ＋１から第Ｍの分周数設定端
子で設定されたＭ−Ｎ桁の数だけ前記第１および第２の
分周信号のパルス数をカウントすることを特徴とする、
請求項１に記載の可変分周器。 - 【請求項５】 前記第Ｎ＋１の分周数設定端子で設定さ
れた前記分周数の第Ｎ＋１の桁が第１の論理であること
に応じて、前記第１のカウント信号を前記第２の分周信
号の半周期に相当する時間だけ遅延させて前記出力回路
に出力する第１の遅延回路を備えたことを特徴とする、
請求項４に記載の可変分周器。 - 【請求項６】 前記第Ｎの分周数設定端子で設定された
前記分周数の第Ｎの桁が第１の論理であることに応じ
て、前記第２のカウント信号を前記第２の分周信号の半
周期に相当する時間だけ遅延させて前記出力回路に出力
する第２の遅延回路を備えたことを特徴とする、請求項
４または５に記載の可変分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21685894A JPH0884069A (ja) | 1994-09-12 | 1994-09-12 | 可変分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21685894A JPH0884069A (ja) | 1994-09-12 | 1994-09-12 | 可変分周器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0884069A true JPH0884069A (ja) | 1996-03-26 |
Family
ID=16695017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21685894A Withdrawn JPH0884069A (ja) | 1994-09-12 | 1994-09-12 | 可変分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0884069A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333564B1 (ko) * | 1997-07-17 | 2002-06-20 | 사와무라 시코 | 인터페이스 회로 |
| JP2006229957A (ja) * | 2005-02-16 | 2006-08-31 | Agilent Technol Inc | 自動初期化型周波数分割器 |
-
1994
- 1994-09-12 JP JP21685894A patent/JPH0884069A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333564B1 (ko) * | 1997-07-17 | 2002-06-20 | 사와무라 시코 | 인터페이스 회로 |
| JP2006229957A (ja) * | 2005-02-16 | 2006-08-31 | Agilent Technol Inc | 自動初期化型周波数分割器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011120 |