JPH0884069A - 可変分周器 - Google Patents
可変分周器Info
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- JPH0884069A JPH0884069A JP21685894A JP21685894A JPH0884069A JP H0884069 A JPH0884069 A JP H0884069A JP 21685894 A JP21685894 A JP 21685894A JP 21685894 A JP21685894 A JP 21685894A JP H0884069 A JPH0884069 A JP H0884069A
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- signal
- frequency division
- output
- division number
- frequency
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 設定分周数によらずデューティ比が約50%
で、かつレベルが安定した分周出力を得ることができる
可変分周器を提供する。 【構成】 第1のダウンカウンタ部89は、分周数設定
端子55〜58で設定された数Pだけ内部分周信号Q′
のパルス数をカウントする。第2のダウンカウンタ部1
は、分周数設定端子56〜58で設定された数P/2だ
け内部分周信号Q′のパルス数をカウントする。リセッ
ト/出力発生回路42は、第1のダウンカウンタ部1が
カウントを終了したことに応じて「L」レベルを出力
し、第1のダウンカウンタ部89がカウントを終了した
ことに応じて「H」レベルを出力する。したがって、分
周出力OUTのデューティ比は約50%となる。
で、かつレベルが安定した分周出力を得ることができる
可変分周器を提供する。 【構成】 第1のダウンカウンタ部89は、分周数設定
端子55〜58で設定された数Pだけ内部分周信号Q′
のパルス数をカウントする。第2のダウンカウンタ部1
は、分周数設定端子56〜58で設定された数P/2だ
け内部分周信号Q′のパルス数をカウントする。リセッ
ト/出力発生回路42は、第1のダウンカウンタ部1が
カウントを終了したことに応じて「L」レベルを出力
し、第1のダウンカウンタ部89がカウントを終了した
ことに応じて「H」レベルを出力する。したがって、分
周出力OUTのデューティ比は約50%となる。
Description
【0001】
【産業上の利用分野】この発明は可変分周器に関し、特
に、分周数を任意に設定できる可変分周器に関する。
に、分周数を任意に設定できる可変分周器に関する。
【0002】
【従来の技術】図8は従来の可変分周器の構成を示すブ
ロック図である。図8を参照して、この可変分周器は、
入力端子51、出力端子52および複数(図では6つ)
の分周数設定端子53〜58を備える。入力端子51に
は、分周されるべきクロック信号CLKが入力される。
出力端子52からは、分周された信号OUTが出力され
る。分周数設定端子53〜58は、それぞれ分周数Kの
第1から第6の桁の数S1′,S2′,P1〜P4を
「1」または「0」に設定するための端子である。分周
数KはK=S1′+2×S2′+22 ×P1+23 ×P
2+24 ×P3+2 5 ×P4で表わされる。以下、可変
分周器の動作を説明するときは、特に断らない限りS
1′=1,S2′=1,P1=1,P2=0,P3=
0,P4=0、すなわち分周数Kが(100111)2
=39に設定されたものとする。
ロック図である。図8を参照して、この可変分周器は、
入力端子51、出力端子52および複数(図では6つ)
の分周数設定端子53〜58を備える。入力端子51に
は、分周されるべきクロック信号CLKが入力される。
出力端子52からは、分周された信号OUTが出力され
る。分周数設定端子53〜58は、それぞれ分周数Kの
第1から第6の桁の数S1′,S2′,P1〜P4を
「1」または「0」に設定するための端子である。分周
数KはK=S1′+2×S2′+22 ×P1+23 ×P
2+24 ×P3+2 5 ×P4で表わされる。以下、可変
分周器の動作を説明するときは、特に断らない限りS
1′=1,S2′=1,P1=1,P2=0,P3=
0,P4=0、すなわち分周数Kが(100111)2
=39に設定されたものとする。
【0003】また、この可変分周器は、2モジュラスプ
リスケーラ(4/5分周器)61、2ビットのスワロカ
ウンタ62、4ビットのパルスカウンタ63およびリセ
ット/出力発生回路64を備える。
リスケーラ(4/5分周器)61、2ビットのスワロカ
ウンタ62、4ビットのパルスカウンタ63およびリセ
ット/出力発生回路64を備える。
【0004】2モジュラスプリスケーラ61は、図9に
示すように、NORゲート71,74およびデータフリ
ップフロップ回路(以下、DF−Fと略記する)72,
73,75を含む。DF−F72,73,75のクロッ
ク端子Cはクロック信号CLKを受ける。DF−F72
の出力はDF−F73の入力端子Dに入力される。OR
ゲート74は、DF−F73の反転出力と、セレクト信
号SELとを受け、信号φ74をDF−F75の入力端
子Dに出力する。ORゲート71は、DF−F73,7
5の出力Q73,Q75を受け、信号φ71をDF−F
72の入力端子Dに出力する。DF−F73の反転出力
は内部分周信号Q′となる。
示すように、NORゲート71,74およびデータフリ
ップフロップ回路(以下、DF−Fと略記する)72,
73,75を含む。DF−F72,73,75のクロッ
ク端子Cはクロック信号CLKを受ける。DF−F72
の出力はDF−F73の入力端子Dに入力される。OR
ゲート74は、DF−F73の反転出力と、セレクト信
号SELとを受け、信号φ74をDF−F75の入力端
子Dに出力する。ORゲート71は、DF−F73,7
5の出力Q73,Q75を受け、信号φ71をDF−F
72の入力端子Dに出力する。DF−F73の反転出力
は内部分周信号Q′となる。
【0005】図10は2モジュラスプリスケーラ61の
動作を示すタイムチャートである。図9および図10を
参照して、スワロカウンタ62がカウントを終了すると
同時にセレクト信号SELが「H」レベルになると、N
ORゲート74の出力φ74が「L」レベルに固定さ
れ、1クロック後にDF−F75の出力Q75も「L」
レベルに固定される。これにより、ORゲート71およ
びDF−F72,73がORゲート74およびDF−F
75と無関係に4分周器を構成する。したがって、内部
分周信号Q′は、セレクト信号SELが「H」レベルで
ある期間は、「H」期間が2クロックで「L」期間が2
クロックの4分周信号となる。
動作を示すタイムチャートである。図9および図10を
参照して、スワロカウンタ62がカウントを終了すると
同時にセレクト信号SELが「H」レベルになると、N
ORゲート74の出力φ74が「L」レベルに固定さ
れ、1クロック後にDF−F75の出力Q75も「L」
レベルに固定される。これにより、ORゲート71およ
びDF−F72,73がORゲート74およびDF−F
75と無関係に4分周器を構成する。したがって、内部
分周信号Q′は、セレクト信号SELが「H」レベルで
ある期間は、「H」期間が2クロックで「L」期間が2
クロックの4分周信号となる。
【0006】スワロカウンタ62がカウントを開始する
と同時にセレクト信号SELが「L」レベルになると、
NORゲート74の出力φ74はDF−F73の出力Q
73と等しくなり、DF−F75の出力Q75は信号φ
74を1クロック遅延させたものとなる。このときNO
Rゲート71の出力φ71は、信号Q73の立上がりに
より立下がり、信号Q73よりも1クロック遅れた信号
Q75の立下がりにより立上がるので、信号φ71は
「L」期間が1クロック延びた5分周信号となる。DF
−F73の出力Q73は、信号φ71を2クロック遅延
させたものとなる。DF−F73の反転出力である内部
分周信号Q′は、セレクト信号SELが「L」レベルで
ある期間は、「H」期間が3クロックで「L」期間が2
クロックの5分周信号となる。
と同時にセレクト信号SELが「L」レベルになると、
NORゲート74の出力φ74はDF−F73の出力Q
73と等しくなり、DF−F75の出力Q75は信号φ
74を1クロック遅延させたものとなる。このときNO
Rゲート71の出力φ71は、信号Q73の立上がりに
より立下がり、信号Q73よりも1クロック遅れた信号
Q75の立下がりにより立上がるので、信号φ71は
「L」期間が1クロック延びた5分周信号となる。DF
−F73の出力Q73は、信号φ71を2クロック遅延
させたものとなる。DF−F73の反転出力である内部
分周信号Q′は、セレクト信号SELが「L」レベルで
ある期間は、「H」期間が3クロックで「L」期間が2
クロックの5分周信号となる。
【0007】スワロカウンタ62は、図11に示すよう
に、ゲート素子76,77、インバータ78、NORゲ
ート79〜82,87、ORゲート83,84およびセ
ット・リセット付トグルフリップフロップ回路(以下、
TF−Fと略記する)85,86を含む。ゲート素子7
6,77は、入力端子から入力された信号をそのまま出
力する端子と、入力端子から入力された信号を反転させ
て出力する端子とを含む。
に、ゲート素子76,77、インバータ78、NORゲ
ート79〜82,87、ORゲート83,84およびセ
ット・リセット付トグルフリップフロップ回路(以下、
TF−Fと略記する)85,86を含む。ゲート素子7
6,77は、入力端子から入力された信号をそのまま出
力する端子と、入力端子から入力された信号を反転させ
て出力する端子とを含む。
【0008】ゲート素子76,77の入力端子は、それ
ぞれ分周数設定端子53,54に接続される。ゲート素
子76,77の出力は、NORゲート79,81の一方
入力端子に入力される。ゲート素子76,77の反転出
力は、NORゲート80,82の一方入力端子に入力さ
れる。NORゲート79〜82の他方入力端子は、イン
バータ78で反転されたリセット信号SCRSTを受け
る。リセット信号SCRSTはリセット/出力発生回路
64から出力される。
ぞれ分周数設定端子53,54に接続される。ゲート素
子76,77の出力は、NORゲート79,81の一方
入力端子に入力される。ゲート素子76,77の反転出
力は、NORゲート80,82の一方入力端子に入力さ
れる。NORゲート79〜82の他方入力端子は、イン
バータ78で反転されたリセット信号SCRSTを受け
る。リセット信号SCRSTはリセット/出力発生回路
64から出力される。
【0009】NORゲート79,81の出力は、それぞ
れTF−F85,86のリセット端子Rに入力される。
NORゲート80,82の出力は、それぞれTF−F8
5,86のセット端子Sに入力される。
れTF−F85,86のリセット端子Rに入力される。
NORゲート80,82の出力は、それぞれTF−F8
5,86のセット端子Sに入力される。
【0010】TF−F85の出力はTF−F86のクロ
ック端子Cに入力される。NORゲート87は、TF−
F85,86の出力を受け、カウンタ出力信号SCOを
出力する。ORゲート83は、リセット信号SCRST
およびカウンタ出力信号SCOを受け、セレクト信号S
ELを出力する。ORゲート84は、リセット信号SC
RST、カウンタ出力信号SCOおよび内部分周信号
Q′を受ける。ORゲート84の出力φ84はTF−F
85のクロック端子Cに入力される。
ック端子Cに入力される。NORゲート87は、TF−
F85,86の出力を受け、カウンタ出力信号SCOを
出力する。ORゲート83は、リセット信号SCRST
およびカウンタ出力信号SCOを受け、セレクト信号S
ELを出力する。ORゲート84は、リセット信号SC
RST、カウンタ出力信号SCOおよび内部分周信号
Q′を受ける。ORゲート84の出力φ84はTF−F
85のクロック端子Cに入力される。
【0011】図12はスワロカウンタ62の動作を示す
タイムチャートである。図11および図12を参照し
て、リセット信号SCRSTが「L」レベルであるとき
は、NORゲート79〜82の出力は「L」レベルに固
定される。パルスカウンタ63によるカウントが終了し
てリセット信号SCRSTが「H」レベルになると、N
ORゲート79,81の出力は「L」レベルとなり、N
ORゲート80,82の出力が「H」レベルとなる。し
たがって、TF−F85,86はともに「H」レベル
(「1」)にプリセットされ、カウント出力SCOは
「L」レベルとなる。
タイムチャートである。図11および図12を参照し
て、リセット信号SCRSTが「L」レベルであるとき
は、NORゲート79〜82の出力は「L」レベルに固
定される。パルスカウンタ63によるカウントが終了し
てリセット信号SCRSTが「H」レベルになると、N
ORゲート79,81の出力は「L」レベルとなり、N
ORゲート80,82の出力が「H」レベルとなる。し
たがって、TF−F85,86はともに「H」レベル
(「1」)にプリセットされ、カウント出力SCOは
「L」レベルとなる。
【0012】リセット信号SCRSTが「L」レベルに
なると、ORゲート84の出力φ84が内部分周信号
Q′と等しくなり、TF−F85,86がカウントを開
始し、セレクト信号SELが「L」レベルになる。TF
−F85の出力は内部分周信号Q′が「L」レベルから
「H」レベルに立上がるごとに反転する。TF−F86
の出力はTF−F85の出力が「L」レベルから「H」
レベルに立上がるごとに反転する。
なると、ORゲート84の出力φ84が内部分周信号
Q′と等しくなり、TF−F85,86がカウントを開
始し、セレクト信号SELが「L」レベルになる。TF
−F85の出力は内部分周信号Q′が「L」レベルから
「H」レベルに立上がるごとに反転する。TF−F86
の出力はTF−F85の出力が「L」レベルから「H」
レベルに立上がるごとに反転する。
【0013】カウントが終了しTF−F85,86の出
力がともに「L」レベルになると、カウント出力信号S
COが「H」レベルになり、信号SEL,φ84が
「H」レベルとなる。したがって、セレクト信号SEL
は、リセット信号SCRSTの立下がりから、カウント
出力信号SCOの立上がりまでの期間に「L」レベルに
なる。
力がともに「L」レベルになると、カウント出力信号S
COが「H」レベルになり、信号SEL,φ84が
「H」レベルとなる。したがって、セレクト信号SEL
は、リセット信号SCRSTの立下がりから、カウント
出力信号SCOの立上がりまでの期間に「L」レベルに
なる。
【0014】図13はパルスカウンタ63およびリセッ
ト/出力発生回路64の構成を示す回路ブロック図であ
る。図13を参照して、パルスカウンタ63は入力部8
8およびダウンカウンタ部89を含む。入力部88はゲ
ート素子91〜94およびNORゲート95〜102を
含み、ダウンカウンタ部89はTF−F103〜106
およびORゲート107を含む。
ト/出力発生回路64の構成を示す回路ブロック図であ
る。図13を参照して、パルスカウンタ63は入力部8
8およびダウンカウンタ部89を含む。入力部88はゲ
ート素子91〜94およびNORゲート95〜102を
含み、ダウンカウンタ部89はTF−F103〜106
およびORゲート107を含む。
【0015】ゲート素子91〜94の入力端子は、それ
ぞれ設定端子55〜58に接続される。ゲート素子91
〜94の出力は、NORゲート95,97,99,10
1の一方入力端子に入力される。ゲート素子91〜94
の反転出力は、NORゲート96,98,100,10
2の一方入力端子に入力される。NORゲート95〜1
02の他方入力端子は出力部90からのプリセット信号
R′を受ける。NORゲート95,97,99,101
の出力は、それぞれTF−F103〜106のリセット
端子Rに入力される。NORゲート96,98,10
0,102の出力は、それぞれTF−F103〜106
のセット端子Sに入力される。
ぞれ設定端子55〜58に接続される。ゲート素子91
〜94の出力は、NORゲート95,97,99,10
1の一方入力端子に入力される。ゲート素子91〜94
の反転出力は、NORゲート96,98,100,10
2の一方入力端子に入力される。NORゲート95〜1
02の他方入力端子は出力部90からのプリセット信号
R′を受ける。NORゲート95,97,99,101
の出力は、それぞれTF−F103〜106のリセット
端子Rに入力される。NORゲート96,98,10
0,102の出力は、それぞれTF−F103〜106
のセット端子Sに入力される。
【0016】TF−F103のクロック端子Cは内部分
周信号Q′を受ける。TF−F103〜105の出力
は、それぞれ次段のTF−F104〜106のクロック
端子Cに入力される。ORゲート107は、TF−F1
03の出力Q1と、TF−F104の反転出力/Q2
と、TF−F105の出力Q3と、TF−F106の出
力Q4とを受ける。
周信号Q′を受ける。TF−F103〜105の出力
は、それぞれ次段のTF−F104〜106のクロック
端子Cに入力される。ORゲート107は、TF−F1
03の出力Q1と、TF−F104の反転出力/Q2
と、TF−F105の出力Q3と、TF−F106の出
力Q4とを受ける。
【0017】また、リセット/出力発生回路64は出力
部90およびインバータ108を含み、出力部90はO
Rゲート109,112およびDF−F110,111
を含む。ORゲート109は、ORゲート107の出力
D′と、DF−F110の反転出力とを受ける。ORゲ
ート109の出力はDF−F110の入力端子Dに入力
される。DF−F110の出力はDF−F111の入力
端子Dに入力される。DF−F111の出力がプリセッ
ト信号R′となり、DF−F111の反転出力がリセッ
ト信号SCRSTとなる。ORゲート112は、DF−
F110,111の反転出力を受ける。ORゲート11
2の出力は可変分周器の出力OUTとなる。
部90およびインバータ108を含み、出力部90はO
Rゲート109,112およびDF−F110,111
を含む。ORゲート109は、ORゲート107の出力
D′と、DF−F110の反転出力とを受ける。ORゲ
ート109の出力はDF−F110の入力端子Dに入力
される。DF−F110の出力はDF−F111の入力
端子Dに入力される。DF−F111の出力がプリセッ
ト信号R′となり、DF−F111の反転出力がリセッ
ト信号SCRSTとなる。ORゲート112は、DF−
F110,111の反転出力を受ける。ORゲート11
2の出力は可変分周器の出力OUTとなる。
【0018】図14および図15は、リセット/出力発
生回路64の動作を示すタイムチャートである。図1
3、図14および図15を参照して、プリセット信号
R′が「L」レベルになると、分周数設定端子55〜5
8に与えられた設定レベルに応じてNORゲート95,
98,100,101の出力が「L」レベルとなり、N
ORゲート96,97,99,102の出力が「H」レ
ベルとなる。したがって、TF−F103〜106は、
それぞれ「H」レベル(「1」),「L」レベル
(「0」),「L」レベル(「0」),「H」レベル
(「1」)にプリセットされる。
生回路64の動作を示すタイムチャートである。図1
3、図14および図15を参照して、プリセット信号
R′が「L」レベルになると、分周数設定端子55〜5
8に与えられた設定レベルに応じてNORゲート95,
98,100,101の出力が「L」レベルとなり、N
ORゲート96,97,99,102の出力が「H」レ
ベルとなる。したがって、TF−F103〜106は、
それぞれ「H」レベル(「1」),「L」レベル
(「0」),「L」レベル(「0」),「H」レベル
(「1」)にプリセットされる。
【0019】プリセット信号R′が「H」レベルになる
と、ダウンカウンタ部89がカウントを開始する。TF
−F103〜106の出力は、それぞれのクロック端子
Cへの入力が「L」レベルから「H」レベルに立上がる
ごとに反転する。ORゲート107の出力すなわちカウ
ント出力信号D′は、TF−F103,105,106
の出力Q1,Q3,Q4とTF−F104の反転出力/
Q2がともに「L」レベルになった期間、すなわちダウ
ンカウンタ部89のカウントが終了する2カウント前の
期間に「L」レベルとなる。DF−F110の反転出力
POUTは、信号D′が「L」レベルになった後、信号
Q′の1回目の立下がりに応じて「H」レベルとなり、
信号Q′の2回目の立下がりに応じて「L」レベルとな
る。
と、ダウンカウンタ部89がカウントを開始する。TF
−F103〜106の出力は、それぞれのクロック端子
Cへの入力が「L」レベルから「H」レベルに立上がる
ごとに反転する。ORゲート107の出力すなわちカウ
ント出力信号D′は、TF−F103,105,106
の出力Q1,Q3,Q4とTF−F104の反転出力/
Q2がともに「L」レベルになった期間、すなわちダウ
ンカウンタ部89のカウントが終了する2カウント前の
期間に「L」レベルとなる。DF−F110の反転出力
POUTは、信号D′が「L」レベルになった後、信号
Q′の1回目の立下がりに応じて「H」レベルとなり、
信号Q′の2回目の立下がりに応じて「L」レベルとな
る。
【0020】DF−F111の反転出力SCRSTは、
信号D′が「L」レベルになった後、信号Q′の2回目
の立下がりに応じて「H」レベルとなり、信号Q′の3
回目の立下がりに応じて「L」レベルとなる。
信号D′が「L」レベルになった後、信号Q′の2回目
の立下がりに応じて「H」レベルとなり、信号Q′の3
回目の立下がりに応じて「L」レベルとなる。
【0021】ORゲート112の出力OUTは、信号
D′が「L」レベルになった後、信号Q′の2回目の立
下がりに応じて「H」レベルとなり、信号Q′の3回目
の立下がりに応じて「L」レベルとなる。
D′が「L」レベルになった後、信号Q′の2回目の立
下がりに応じて「H」レベルとなり、信号Q′の3回目
の立下がりに応じて「L」レベルとなる。
【0022】すなわち、出力OUTは、ダウンカウンタ
部89がプリセット値(1001) 2 =9をカウントす
る期間のうち2カウント分だけ「H」レベルになる。
部89がプリセット値(1001) 2 =9をカウントす
る期間のうち2カウント分だけ「H」レベルになる。
【0023】上述のとおり、信号Q′の最初の(11)
2 =3カウント分はクロック信号CLKを5分周した5
分周信号であり、信号Q′の残りの6カウント分はクロ
ック信号CLKを4分周した4分周信号である。したが
って、出力OUTは、3×5+6×4=39クロックの
うち2×4=8クロック分だけ「H」レベルとなり、ク
ロック信号CLKを(100111)2 =39分周した
ものとなる。
2 =3カウント分はクロック信号CLKを5分周した5
分周信号であり、信号Q′の残りの6カウント分はクロ
ック信号CLKを4分周した4分周信号である。したが
って、出力OUTは、3×5+6×4=39クロックの
うち2×4=8クロック分だけ「H」レベルとなり、ク
ロック信号CLKを(100111)2 =39分周した
ものとなる。
【0024】
【発明が解決しようとする課題】このような可変分周器
の分周出力OUTを通信用に使用する場合は、電力効率
の観点からいって分周出力OUTのデューティ比が50
%の一定であることが好ましい。
の分周出力OUTを通信用に使用する場合は、電力効率
の観点からいって分周出力OUTのデューティ比が50
%の一定であることが好ましい。
【0025】しかし、従来の可変分周器にあっては、分
周出力OUTが「H」レベルになる期間が設定分周数K
に関係なくダウンカウンタ部89が2カウントする期間
に固定されていたので、設定分周数Kが大きくなるに従
って分周出力OUTのデューティ比が小さくなり、電力
効率が悪くなるという問題があった。
周出力OUTが「H」レベルになる期間が設定分周数K
に関係なくダウンカウンタ部89が2カウントする期間
に固定されていたので、設定分周数Kが大きくなるに従
って分周出力OUTのデューティ比が小さくなり、電力
効率が悪くなるという問題があった。
【0026】すなわち、設定分周数Kが32〜63の範
囲では分周出力OUTの「H」期間は2カウント×4ク
ロック=8クロックであり、分周出力OUTの1周期は
Kクロックであるので、デューティ比は(8/K)×1
00(%)となる。たとえば設定分周数Kが(1000
00)2 =32のときはデューティ比が(8/32)×
100=25%であるが、設定分周数Kが(11110
1)2 =61のときはデューティ比が13%となる。設
定分周数Kが32〜63の範囲では、デューティ比は1
3〜25%の範囲で変化し、50%を基準とすると−3
7から−25%の範囲で変化する。
囲では分周出力OUTの「H」期間は2カウント×4ク
ロック=8クロックであり、分周出力OUTの1周期は
Kクロックであるので、デューティ比は(8/K)×1
00(%)となる。たとえば設定分周数Kが(1000
00)2 =32のときはデューティ比が(8/32)×
100=25%であるが、設定分周数Kが(11110
1)2 =61のときはデューティ比が13%となる。設
定分周数Kが32〜63の範囲では、デューティ比は1
3〜25%の範囲で変化し、50%を基準とすると−3
7から−25%の範囲で変化する。
【0027】また、従来の可変分周器では、互いに重な
らない2つの信号POUT,SCRSTの論理和を分周
出力OUTとしているので、図15に示すように、分周
出力OUTにスパイクが生じ通信機器などの誤動作を招
いていた。
らない2つの信号POUT,SCRSTの論理和を分周
出力OUTとしているので、図15に示すように、分周
出力OUTにスパイクが生じ通信機器などの誤動作を招
いていた。
【0028】それゆえに、この発明の主たる目的は、設
定分周数によらずデューティ比が約50%で、かつレベ
ルが安定した分周出力を得ることができる可変分周器を
提供することである。
定分周数によらずデューティ比が約50%で、かつレベ
ルが安定した分周出力を得ることができる可変分周器を
提供することである。
【0029】
【課題を解決するための手段】この発明の可変分周器
は、分周数を任意に設定できる可変分周器であって、前
記分周数を設定するための分周数設定手段、前記分周数
設定手段で設定された分周数の1/2の数だけ入力信号
のパルス数をカウントしたことに応じて第1のカウント
信号を出力する第1のカウンタ、前記分周数設定手段で
設定された分周数だけ入力信号のパルス数をカウントし
たことに応じて第2のカウント信号を出力する第2のカ
ウンタ、および前記第1のカウント信号が出力されるま
での期間は第1のレベルの信号を出力し、前記第1のカ
ウント信号が出力されてから前記第2のカウント信号が
出力されるまでの期間は第2のレベルの信号を出力する
出力回路を備えたことを特徴としている。
は、分周数を任意に設定できる可変分周器であって、前
記分周数を設定するための分周数設定手段、前記分周数
設定手段で設定された分周数の1/2の数だけ入力信号
のパルス数をカウントしたことに応じて第1のカウント
信号を出力する第1のカウンタ、前記分周数設定手段で
設定された分周数だけ入力信号のパルス数をカウントし
たことに応じて第2のカウント信号を出力する第2のカ
ウンタ、および前記第1のカウント信号が出力されるま
での期間は第1のレベルの信号を出力し、前記第1のカ
ウント信号が出力されてから前記第2のカウント信号が
出力されるまでの期間は第2のレベルの信号を出力する
出力回路を備えたことを特徴としている。
【0030】また、前記分周数設定手段は、それぞれ前
記分周数の第1から第Mの桁を第1または第2の論理に
設定するための第1から第Mの分周数設定端子を含み、
前記第1のカウンタは第2から第Mの分周数設定端子で
設定されたM−1桁の数だけ前記入力信号のパルス数を
カウントし、前記第2のカウンタは前記第1から第Mの
分周数設定端子で設定されたM桁の数だけ前記入力信号
のパルス数をカウントすることとしてもよい。
記分周数の第1から第Mの桁を第1または第2の論理に
設定するための第1から第Mの分周数設定端子を含み、
前記第1のカウンタは第2から第Mの分周数設定端子で
設定されたM−1桁の数だけ前記入力信号のパルス数を
カウントし、前記第2のカウンタは前記第1から第Mの
分周数設定端子で設定されたM桁の数だけ前記入力信号
のパルス数をカウントすることとしてもよい。
【0031】また、前記第1の分周数設定端子で設定さ
れた前記分周数の第1の桁が第1の論理であることに応
じて、前記第1のカウント信号を前記入力信号の半周期
に相当する時間だけ遅延させて前記出力回路に出力する
遅延回路を備えてもよい。
れた前記分周数の第1の桁が第1の論理であることに応
じて、前記第1のカウント信号を前記入力信号の半周期
に相当する時間だけ遅延させて前記出力回路に出力する
遅延回路を備えてもよい。
【0032】また、前記分周数設定手段は、それぞれ前
記分周数の第1から第Mの桁を第1または第2の論理に
設定するための第1から第Mの分周数設定端子を含み、
第1から第N(ただし、N<Mである)の分周数設定端
子で設定されたN桁のパルス数だけ前記入力信号を2N
+1倍だけ分周した第1の分周信号を出力した後、前記
入力信号を2N 倍だけ分周した第2の分周信号を出力す
る信号発生手段を備え、前記第1のカウンタは第N+2
から第Mの分周数設定端子で設定されたM−N−1桁の
数だけ前記第1および第2の分周信号のパルス数をカウ
ントし、前記第2のカウンタは第N+1から第Mの分周
数設定端子で設定されたM−N桁の数だけ前記第1およ
び第2の分周信号のパルス数をカウントすることとして
もよい。
記分周数の第1から第Mの桁を第1または第2の論理に
設定するための第1から第Mの分周数設定端子を含み、
第1から第N(ただし、N<Mである)の分周数設定端
子で設定されたN桁のパルス数だけ前記入力信号を2N
+1倍だけ分周した第1の分周信号を出力した後、前記
入力信号を2N 倍だけ分周した第2の分周信号を出力す
る信号発生手段を備え、前記第1のカウンタは第N+2
から第Mの分周数設定端子で設定されたM−N−1桁の
数だけ前記第1および第2の分周信号のパルス数をカウ
ントし、前記第2のカウンタは第N+1から第Mの分周
数設定端子で設定されたM−N桁の数だけ前記第1およ
び第2の分周信号のパルス数をカウントすることとして
もよい。
【0033】また、前記第N+1の分周数設定端子で設
定された前記分周数の第N+1の桁が第1の論理である
ことに応じて、前記第1のカウント信号を前記第2の分
周信号の半周期に相当する時間だけ遅延させて前記出力
回路に出力する第1の遅延回路を備えてもよい。
定された前記分周数の第N+1の桁が第1の論理である
ことに応じて、前記第1のカウント信号を前記第2の分
周信号の半周期に相当する時間だけ遅延させて前記出力
回路に出力する第1の遅延回路を備えてもよい。
【0034】また、前記第Nの分周数設定端子で設定さ
れた前記分周数の第Nの桁が第1の論理であることに応
じて、前記第2のカウント信号を前記第2の分周信号の
半周期に相当する時間だけ遅延させて前記出力回路に出
力する第2の遅延回路を備えてもよい。
れた前記分周数の第Nの桁が第1の論理であることに応
じて、前記第2のカウント信号を前記第2の分周信号の
半周期に相当する時間だけ遅延させて前記出力回路に出
力する第2の遅延回路を備えてもよい。
【0035】
【作用】この発明の可変分周器にあっては、設定分周数
の1/2だけ入力信号のパルス数をカウントする第1の
カウンタと、設定分周数だけ入力信号のパルス数をカウ
ントする第2のカウンタとを設け、第1のカウンタのカ
ウント期間に第1のレベルの信号を出力し、第1のカウ
ンタのカウントが終了してから第2のカウンタのカウン
トが終了するまでの期間に第2のレベルの信号を出力す
る。したがって、設定分周数によらずデューティ比が5
0%で、かつレベルが安定した分周出力を得ることがで
きる。
の1/2だけ入力信号のパルス数をカウントする第1の
カウンタと、設定分周数だけ入力信号のパルス数をカウ
ントする第2のカウンタとを設け、第1のカウンタのカ
ウント期間に第1のレベルの信号を出力し、第1のカウ
ンタのカウントが終了してから第2のカウンタのカウン
トが終了するまでの期間に第2のレベルの信号を出力す
る。したがって、設定分周数によらずデューティ比が5
0%で、かつレベルが安定した分周出力を得ることがで
きる。
【0036】また、分周数の第1から第Mの桁を設定す
るための第1から第Mの設定端子を設け、第1のカウン
タは第2から第Mの設定端子で設定されたM−1桁の数
だけカウントし、第2のカウンタは第1から第Mの設定
端子で設定されたM桁の数だけカウントすることとすれ
ば、設定分周数を1/2倍する演算器などを設けること
なく、設定分周数の1/2を容易にカウントすることが
できる。
るための第1から第Mの設定端子を設け、第1のカウン
タは第2から第Mの設定端子で設定されたM−1桁の数
だけカウントし、第2のカウンタは第1から第Mの設定
端子で設定されたM桁の数だけカウントすることとすれ
ば、設定分周数を1/2倍する演算器などを設けること
なく、設定分周数の1/2を容易にカウントすることが
できる。
【0037】また、設定分周数の第1の桁が第1の論理
であることに応じて、第1のカウント信号を入力信号の
半周期分の時間だけ遅延させる遅延回路を設ければ、設
定分周数が奇数である場合に第1のレベルの信号の出力
時間を入力信号の半周期分の時間だけ延ばすことがで
き、分周出力のデューティ比を50%にすることができ
る。
であることに応じて、第1のカウント信号を入力信号の
半周期分の時間だけ遅延させる遅延回路を設ければ、設
定分周数が奇数である場合に第1のレベルの信号の出力
時間を入力信号の半周期分の時間だけ延ばすことがで
き、分周出力のデューティ比を50%にすることができ
る。
【0038】また、分周数の第1から第Mの桁を設定す
るための第1から第Mの設定端子と、第1から第Nの設
定端子で設定された第N桁のパルス数だけ入力信号を2
N +1倍だけ分周した第1の分周信号を出力した後、入
力信号を2N 倍だけ分周した第1の分周信号を出力する
信号発生手段とを備え、第1のカウンタは第N+2から
第Mの設定端子で設定されたM−N−1桁の数だけ第1
および第2の分周信号のパルス数をカウントし、第2の
カウンタが第N+1から第Mの設定端子で設定されたM
−N桁の数だけ第1および第2の分周信号のパルス数を
カウントすることとすれば、入力信号を2段階で分周す
ることができ、大きな分周数を設定できる。また、第1
および第2の分周信号のパルス数を1/2倍する演算器
などを設けることなく、第1および第2の分周信号のパ
ルス数の1/2を容易にカウントすることができる。
るための第1から第Mの設定端子と、第1から第Nの設
定端子で設定された第N桁のパルス数だけ入力信号を2
N +1倍だけ分周した第1の分周信号を出力した後、入
力信号を2N 倍だけ分周した第1の分周信号を出力する
信号発生手段とを備え、第1のカウンタは第N+2から
第Mの設定端子で設定されたM−N−1桁の数だけ第1
および第2の分周信号のパルス数をカウントし、第2の
カウンタが第N+1から第Mの設定端子で設定されたM
−N桁の数だけ第1および第2の分周信号のパルス数を
カウントすることとすれば、入力信号を2段階で分周す
ることができ、大きな分周数を設定できる。また、第1
および第2の分周信号のパルス数を1/2倍する演算器
などを設けることなく、第1および第2の分周信号のパ
ルス数の1/2を容易にカウントすることができる。
【0039】また、設定分周数の第N+1桁が第1の論
理であることに応じて、第1のカウント信号を第2の分
周信号の半周期分の時間だけ遅延させる第1の遅延回路
を設ければ、第1および第2の分周信号のパルス数が奇
数である場合に第1のレベルの信号の出力時間を第2の
分周信号の半周期分の時間だけ延ばすことができ、分周
出力のデューティ比を50%に近づけることができる。
理であることに応じて、第1のカウント信号を第2の分
周信号の半周期分の時間だけ遅延させる第1の遅延回路
を設ければ、第1および第2の分周信号のパルス数が奇
数である場合に第1のレベルの信号の出力時間を第2の
分周信号の半周期分の時間だけ延ばすことができ、分周
出力のデューティ比を50%に近づけることができる。
【0040】また、設定分周数の第N桁が第1の論理で
あることに応じて、第2のカウント信号を入力信号の半
周期分の時間だけ遅延させる第2の遅延回路を設けれ
ば、第1の分周信号のパルス数が多い場合に第2のレベ
ルの信号の出力時間を第2の分周信号の半周期分の時間
だけ延ばすことができ、分周出力のデューティ比を50
%に近づけることができる。
あることに応じて、第2のカウント信号を入力信号の半
周期分の時間だけ遅延させる第2の遅延回路を設けれ
ば、第1の分周信号のパルス数が多い場合に第2のレベ
ルの信号の出力時間を第2の分周信号の半周期分の時間
だけ延ばすことができ、分周出力のデューティ比を50
%に近づけることができる。
【0041】
〔実施例1〕図1はこの発明の第1実施例による可変分
周器の要部の構成を示す回路ブロック図である。
周器の要部の構成を示す回路ブロック図である。
【0042】図1を参照して、この可変分周器は4ビッ
トのパルスカウンタ41と、リセット/出力発生回路4
2とを含む。パルスカウンタ41およびリセット/出力
発生回路42は、図8のパルスカウンタ63およびリセ
ット/出力発生回路64に相当するものであり、可変分
周器の全体構成は図8〜図15で示した従来の可変分周
器と同じである。
トのパルスカウンタ41と、リセット/出力発生回路4
2とを含む。パルスカウンタ41およびリセット/出力
発生回路42は、図8のパルスカウンタ63およびリセ
ット/出力発生回路64に相当するものであり、可変分
周器の全体構成は図8〜図15で示した従来の可変分周
器と同じである。
【0043】パルスカウンタ41は、入力部88、第1
のダウンカウンタ部89および第2のダウンカウンタ部
1を含む。入力部88および第1のダウンカウンタ部8
9は、図13で示したものと同じであるので説明は省略
される。
のダウンカウンタ部89および第2のダウンカウンタ部
1を含む。入力部88および第1のダウンカウンタ部8
9は、図13で示したものと同じであるので説明は省略
される。
【0044】第2のダウンカウンタ部1は、TF−F5
〜7およびORゲート8を含む。TF−F5〜7のリセ
ット端子Rは、それぞれNORゲート97,99,10
1の出力を受ける。TF−F5〜7のセット端子Sは、
それぞれNORゲート98,100,102の出力を受
ける。TF−F5のクロック端子Cは内部分周信号Q′
を受ける。TF−F5,6の出力は、それぞれ後段のT
F−F6,7のクロック端子Cに入力される。ORゲー
ト8は、TF−F5の出力Q5と、TF−F66の反転
出力/Q6と、TF−F7の出力Q7とを受け、第2の
カウント出力信号D2′を出力する。
〜7およびORゲート8を含む。TF−F5〜7のリセ
ット端子Rは、それぞれNORゲート97,99,10
1の出力を受ける。TF−F5〜7のセット端子Sは、
それぞれNORゲート98,100,102の出力を受
ける。TF−F5のクロック端子Cは内部分周信号Q′
を受ける。TF−F5,6の出力は、それぞれ後段のT
F−F6,7のクロック端子Cに入力される。ORゲー
ト8は、TF−F5の出力Q5と、TF−F66の反転
出力/Q6と、TF−F7の出力Q7とを受け、第2の
カウント出力信号D2′を出力する。
【0045】リセット/出力発生回路42は、インバー
タ108、第1の出力部2および第2の出力部3を含
む。第1の出力部2はORゲート9およびDF−F1
0,11を含み、第2の出力部3はORゲート12,1
5およびDF−F13,14,16を含む。
タ108、第1の出力部2および第2の出力部3を含
む。第1の出力部2はORゲート9およびDF−F1
0,11を含み、第2の出力部3はORゲート12,1
5およびDF−F13,14,16を含む。
【0046】DF−F10,11,13,14のクロッ
ク端子Cは、内部分周信号Q′がインバータ108で反
転された信号/Q′を受ける。ORゲート9は、第2の
ダウンカウンタ部1から出力された第2のカウンタ出力
信号D2′と、DF−F10の反転出力とを受ける。O
RゲートQの出力はDF−F10の入力端子Dに入力さ
れる。DF−F10の出力はDF−F11の入力端子D
に入力される。DF−F11の反転出力が第1の出力部
2の出力POUT2となる。
ク端子Cは、内部分周信号Q′がインバータ108で反
転された信号/Q′を受ける。ORゲート9は、第2の
ダウンカウンタ部1から出力された第2のカウンタ出力
信号D2′と、DF−F10の反転出力とを受ける。O
RゲートQの出力はDF−F10の入力端子Dに入力さ
れる。DF−F10の出力はDF−F11の入力端子D
に入力される。DF−F11の反転出力が第1の出力部
2の出力POUT2となる。
【0047】ORゲート12は、第1のダウンカウンタ
部89から出力された第1のカウント出力信号D′と、
DF−F13の反転出力とを受ける。ORゲート12の
出力はDF−F13の入力端子Dに入力される。DF−
F13の出力は次段のDF−F14の入力端子Dに入力
される。DF−F14の出力がプリセット信号R′とな
り、DF−F14の反転出力がリセット信号SCRST
となる。ORゲート15は、DF−F14の反転出力P
OUTと、第1の出力部2の出力POUT2とを受け
る。ORゲート15の出力はDF−F16のクロック端
子Cに入力される。DF−F16の入力端子Dと反転出
力端子/Qとは互いに接続される。DF−F16の出力
は可変分周器の出力OUTとなる。
部89から出力された第1のカウント出力信号D′と、
DF−F13の反転出力とを受ける。ORゲート12の
出力はDF−F13の入力端子Dに入力される。DF−
F13の出力は次段のDF−F14の入力端子Dに入力
される。DF−F14の出力がプリセット信号R′とな
り、DF−F14の反転出力がリセット信号SCRST
となる。ORゲート15は、DF−F14の反転出力P
OUTと、第1の出力部2の出力POUT2とを受け
る。ORゲート15の出力はDF−F16のクロック端
子Cに入力される。DF−F16の入力端子Dと反転出
力端子/Qとは互いに接続される。DF−F16の出力
は可変分周器の出力OUTとなる。
【0048】図2は図1の可変分周器の動作を示すタイ
ムチャートである。図1および図2を参照して、プリセ
ット信号R′が「L」レベルになると、設定端子55〜
58のプリセット値(1001)2 が入力部88を介し
て第1のダウンカウンタ部89に入力され、設定端子5
6〜58のプリセット値(100)2 が第2のダウンカ
ウンタ部1に入力される。設定端子56〜58のプリセ
ット値(100)2 は設定端子55〜58のプリセット
値(1001)2 の1/2になっている。ただし、小数
点以下は切捨てられる。
ムチャートである。図1および図2を参照して、プリセ
ット信号R′が「L」レベルになると、設定端子55〜
58のプリセット値(1001)2 が入力部88を介し
て第1のダウンカウンタ部89に入力され、設定端子5
6〜58のプリセット値(100)2 が第2のダウンカ
ウンタ部1に入力される。設定端子56〜58のプリセ
ット値(100)2 は設定端子55〜58のプリセット
値(1001)2 の1/2になっている。ただし、小数
点以下は切捨てられる。
【0049】プリセット信号R′が「H」レベルに立上
がると、第1および第2のダウンカウンタ部89,1が
カウントを開始する。TF−F103〜106,5〜7
の出力は、それぞれクロック端子Cの入力が「L」レベ
ルから「H」レベルに立上がるごとに反転する。
がると、第1および第2のダウンカウンタ部89,1が
カウントを開始する。TF−F103〜106,5〜7
の出力は、それぞれクロック端子Cの入力が「L」レベ
ルから「H」レベルに立上がるごとに反転する。
【0050】ORゲート8の出力すなわち第2のカウン
ト信号D2′は、第2のダウンカウンタ部1のカウント
が終了する2カウント前の期間に「L」レベルとなる。
DF−F11の出力POUT2は、信号D2′が「L」
レベルになった後、信号Q′の2回目の立上がりに応じ
て「H」レベルとなり、信号Q′の3回目の立上がりに
応じて「L」レベルとなる。
ト信号D2′は、第2のダウンカウンタ部1のカウント
が終了する2カウント前の期間に「L」レベルとなる。
DF−F11の出力POUT2は、信号D2′が「L」
レベルになった後、信号Q′の2回目の立上がりに応じ
て「H」レベルとなり、信号Q′の3回目の立上がりに
応じて「L」レベルとなる。
【0051】ORゲート107の出力すなわち第1のカ
ウント信号D′は、第1のダウンカウンタ部89のカウ
ントが終了する2カウント前の期間に「L」レベルとな
る。DF−F14の出力POUTは、信号D′が「L」
レベルになった後、信号Q′の2回目の立下がりに応じ
て「H」レベルとなり、信号Q′の3回目の立下がりに
応じて「L」レベルとなる。
ウント信号D′は、第1のダウンカウンタ部89のカウ
ントが終了する2カウント前の期間に「L」レベルとな
る。DF−F14の出力POUTは、信号D′が「L」
レベルになった後、信号Q′の2回目の立下がりに応じ
て「H」レベルとなり、信号Q′の3回目の立下がりに
応じて「L」レベルとなる。
【0052】DF−F16の出力すなわち可変分周器の
出力OUTは、信号POUT2の立上がりに応じて
「L」レベルとなり、信号POUTの立上がりに応じて
「H」レベルとなり、信号POUT2の立上がりに応じ
て「L」レベルとなる。
出力OUTは、信号POUT2の立上がりに応じて
「L」レベルとなり、信号POUTの立上がりに応じて
「H」レベルとなり、信号POUT2の立上がりに応じ
て「L」レベルとなる。
【0053】すなわち、出力OUTは、第1のダウンカ
ウンタ部89が設定端子55〜58で設定されたプリセ
ット値(1001)2 =9をカウントする期間を1周期
とし、第2のダウンカウンタ部1が設定端子56〜58
で設定されたプリセット値(100)2 =4をカウント
する期間に「H」レベルとなる。
ウンタ部89が設定端子55〜58で設定されたプリセ
ット値(1001)2 =9をカウントする期間を1周期
とし、第2のダウンカウンタ部1が設定端子56〜58
で設定されたプリセット値(100)2 =4をカウント
する期間に「H」レベルとなる。
【0054】上述のとおり、内部分周信号Q′の最初の
3カウント分はクロック信号CLKを5分周したもので
あり、内部分周信号Q′の残りの6カウント分はクロッ
ク信号CLKを4分周したものである。したがって、分
周出力OUTの1周期は3×5+4×6=39クロック
となり、39クロックのうち3×5+4×1=19クロ
ック分だけ「H」レベルとなる。よって、デューティ比
は100×19/39≒49%となる。
3カウント分はクロック信号CLKを5分周したもので
あり、内部分周信号Q′の残りの6カウント分はクロッ
ク信号CLKを4分周したものである。したがって、分
周出力OUTの1周期は3×5+4×6=39クロック
となり、39クロックのうち3×5+4×1=19クロ
ック分だけ「H」レベルとなる。よって、デューティ比
は100×19/39≒49%となる。
【0055】次に、従来例と同様に、設定分周数Kを3
2〜63の範囲で変えた場合のデューティ比の変化を算
出する。この実施例では分周出力OUTの前段にDF−
F16を設けたので、リセット後の出力を「H」レベル
または「L」レベルと特定することはできないが、算出
の便宜上「H」レベルとする。分周数Kは、上述したと
おり、式K=S1′+2×S2′+22 ×P1+23 ×
P2+24 ×P3+2 5 ×P4で表わされる。また、こ
の実施例では分周出力OUTの「H」期間はS1′+2
×S2′+22 ×P2+23 ×P3+24 ×P4クロッ
クとなる。したがって、デューティ比は100×(S
1′+2×S2′+22 ×P2+23 ×P3+24 ×P
4)/K(%)となる。この式に基づいてデューティ比
を算出すると、設定分周数Kが32〜63の範囲では、
デューティ比は44〜54%の範囲で変化し、50%を
基準とすると−8〜+4%の範囲で変化する。
2〜63の範囲で変えた場合のデューティ比の変化を算
出する。この実施例では分周出力OUTの前段にDF−
F16を設けたので、リセット後の出力を「H」レベル
または「L」レベルと特定することはできないが、算出
の便宜上「H」レベルとする。分周数Kは、上述したと
おり、式K=S1′+2×S2′+22 ×P1+23 ×
P2+24 ×P3+2 5 ×P4で表わされる。また、こ
の実施例では分周出力OUTの「H」期間はS1′+2
×S2′+22 ×P2+23 ×P3+24 ×P4クロッ
クとなる。したがって、デューティ比は100×(S
1′+2×S2′+22 ×P2+23 ×P3+24 ×P
4)/K(%)となる。この式に基づいてデューティ比
を算出すると、設定分周数Kが32〜63の範囲では、
デューティ比は44〜54%の範囲で変化し、50%を
基準とすると−8〜+4%の範囲で変化する。
【0056】なお、分周出力OUTのデューティ比が5
0%一定とならないのは、第1のダウンカウンタ部8
9のカウント値が奇数の場合、第2のダウンカウンタ部
1は第1のダウンカウンタ部89のカウント値の1/2
の数の小数点以下を切捨てた数をカウントすることと、
内部分周信号Q′が4分周または5分周信号に変化す
ることが原因である。
0%一定とならないのは、第1のダウンカウンタ部8
9のカウント値が奇数の場合、第2のダウンカウンタ部
1は第1のダウンカウンタ部89のカウント値の1/2
の数の小数点以下を切捨てた数をカウントすることと、
内部分周信号Q′が4分周または5分周信号に変化す
ることが原因である。
【0057】この実施例においては、プリセット値をカ
ウントする第1のダウンカウンタ部89と、プリセット
値の1/2をカウントする第2のダウンカウンタ部1と
を設け、第2のダウンカウンタ部1のカウントが終了し
たことを表わす第1のカウント出力信号D′に応じて
「L」レベルを出力し、第1のダウンカウンタ部89の
カウントが終了したことを表わす第2のカウント信号D
2′に応じて「H」レベルを出力する。したがって、設
定分周数Kによらずデューティ比が50%に近い分周出
力OUTが得られる。
ウントする第1のダウンカウンタ部89と、プリセット
値の1/2をカウントする第2のダウンカウンタ部1と
を設け、第2のダウンカウンタ部1のカウントが終了し
たことを表わす第1のカウント出力信号D′に応じて
「L」レベルを出力し、第1のダウンカウンタ部89の
カウントが終了したことを表わす第2のカウント信号D
2′に応じて「H」レベルを出力する。したがって、設
定分周数Kによらずデューティ比が50%に近い分周出
力OUTが得られる。
【0058】また、分周出力OUTの前段に2分周器を
構成するDF−F16を設け、第1および第2のカウン
ト出力信号D′,D2′を信号/Q′の2周期分だけ遅
延させた信号POUT,POUT2をDF−F16のク
ロック入力としたので、従来例のように分周出力OUT
にスパイクなどが発生して通信機器などの誤動作を招こ
とがない。 〔実施例2〕実施例1では、第2のダウンカウンタ部1
が第1のダウンカウンタ部89のカウント値の1/2の
数の小数点以下を切捨てた数をカウントしていたため、
第1のダウンカウンタ部89のカウント値が奇数のとき
第2のダウンカウンタ部1のカウント値が第1のダウン
カウンタ部89のカウンタ値よりも小さくなり、デュー
ティ比が50%から外れるという問題があった。本実施
例は、この問題を解決することを目的とするものであ
る。
構成するDF−F16を設け、第1および第2のカウン
ト出力信号D′,D2′を信号/Q′の2周期分だけ遅
延させた信号POUT,POUT2をDF−F16のク
ロック入力としたので、従来例のように分周出力OUT
にスパイクなどが発生して通信機器などの誤動作を招こ
とがない。 〔実施例2〕実施例1では、第2のダウンカウンタ部1
が第1のダウンカウンタ部89のカウント値の1/2の
数の小数点以下を切捨てた数をカウントしていたため、
第1のダウンカウンタ部89のカウント値が奇数のとき
第2のダウンカウンタ部1のカウント値が第1のダウン
カウンタ部89のカウンタ値よりも小さくなり、デュー
ティ比が50%から外れるという問題があった。本実施
例は、この問題を解決することを目的とするものであ
る。
【0059】図3はこの発明の第2実施例による可変分
周器の要部の構成を示す回路ブロック図である。
周器の要部の構成を示す回路ブロック図である。
【0060】図3を参照して、この可変分周器はパルス
カウンタ41およびリセット/出力発生回路43を含
む。パルスカウンタ41は入力部88、第1のダウンカ
ウンタ部89および第2のダウンカウンタ部1を含み、
リセット/出力発生回路43はインバータ108、第1
の出力部20および第2の出力部3を含む。
カウンタ41およびリセット/出力発生回路43を含
む。パルスカウンタ41は入力部88、第1のダウンカ
ウンタ部89および第2のダウンカウンタ部1を含み、
リセット/出力発生回路43はインバータ108、第1
の出力部20および第2の出力部3を含む。
【0061】この可変分周器が図1の可変分周器と異な
る点は、第1の出力部20にマスタ型データフリップフ
ロップ回路(以下MF−Fと略記する)21および2:
1のセレクタ22が新たに設けられている点である。M
F−F21はデータを取込んでから0.5クロック後に
データを出力するものである。セレクタ22は2つの入
力端子A,Bと、出力端子Oと、制御端子Sとを含む。
制御端子Sが「L」レベル(「0」)のときは入力端子
Aと出力端子Oが導通し、制御端子Sが「H」レベル
(「1」)のときは入力端子Bと出力端子Oが導通す
る。
る点は、第1の出力部20にマスタ型データフリップフ
ロップ回路(以下MF−Fと略記する)21および2:
1のセレクタ22が新たに設けられている点である。M
F−F21はデータを取込んでから0.5クロック後に
データを出力するものである。セレクタ22は2つの入
力端子A,Bと、出力端子Oと、制御端子Sとを含む。
制御端子Sが「L」レベル(「0」)のときは入力端子
Aと出力端子Oが導通し、制御端子Sが「H」レベル
(「1」)のときは入力端子Bと出力端子Oが導通す
る。
【0062】MF−F21の入力端子DはDF−F11
の出力を受け、そのクロック端子CはDF−F10,1
1,13,14と同様に内部分周信号Q′の反転信号/
Q′を受ける。セレクタ22の入力端子A,Bは、それ
ぞれDF−F11の反転出力、およびMF−F21の反
転出力を受ける。セレクタ22の制御端子Sは設定端子
55に接続される。セレクタ22の出力が第1の出力部
20の出力POUT2となる。第2の出力部3のORゲ
ート15は、信号POUTおよびPOUT2を受ける。
の出力を受け、そのクロック端子CはDF−F10,1
1,13,14と同様に内部分周信号Q′の反転信号/
Q′を受ける。セレクタ22の入力端子A,Bは、それ
ぞれDF−F11の反転出力、およびMF−F21の反
転出力を受ける。セレクタ22の制御端子Sは設定端子
55に接続される。セレクタ22の出力が第1の出力部
20の出力POUT2となる。第2の出力部3のORゲ
ート15は、信号POUTおよびPOUT2を受ける。
【0063】図4は図3の可変分周器の動作を示すタイ
ムチャートである。入力部88、第1のダウンカウンタ
部89および第2のダウンカウンタ部1の動作は実施例
1と同様であり、プリセット信号R′、第1のカウンタ
出力信号D′、第2のカウンタ出力信号D2′およびス
ワロカウンタ62のためのリセット信号SCRSTのタ
イミングも同様である。
ムチャートである。入力部88、第1のダウンカウンタ
部89および第2のダウンカウンタ部1の動作は実施例
1と同様であり、プリセット信号R′、第1のカウンタ
出力信号D′、第2のカウンタ出力信号D2′およびス
ワロカウンタ62のためのリセット信号SCRSTのタ
イミングも同様である。
【0064】実施例1と異なる点は、設定端子55のプ
リセット値P1が「1」であるか「0」であるかによ
り、第2のカウント出力信号D2′の立下がりに対する
分周出力OUTの立下がりのタイミングが変化する点で
ある。
リセット値P1が「1」であるか「0」であるかによ
り、第2のカウント出力信号D2′の立下がりに対する
分周出力OUTの立下がりのタイミングが変化する点で
ある。
【0065】すなわち上述の例のようにP1=1である
ときは、セレクタ22の入力端子Bと出力端子Oとが導
通するので、信号POUT2はMF−F21の反転出力
となる。したがって、信号POUT2の立上がりは、信
号D2′の立下がりから信号/Q′の2.5周期分だけ
遅延する。これにより、分周出力OUTの「H」期間が
0.5カウント分だけ長くなり、分周出力OUTの
「H」期間および「L」期間はともに4.5カウント分
となる。
ときは、セレクタ22の入力端子Bと出力端子Oとが導
通するので、信号POUT2はMF−F21の反転出力
となる。したがって、信号POUT2の立上がりは、信
号D2′の立下がりから信号/Q′の2.5周期分だけ
遅延する。これにより、分周出力OUTの「H」期間が
0.5カウント分だけ長くなり、分周出力OUTの
「H」期間および「L」期間はともに4.5カウント分
となる。
【0066】一方、P1=0であるとき、たとえば第1
のダウンカウンタ部89のプリセット値が(1000)
2 =8であるときは、セレクタ22の入力端子Aと出力
端子Oとが導通するので、信号POUT2はDF−F1
1の反転出力となる。したがって、信号POUT2の立
上がりは、実施例1と同様に信号D2′の立下がりから
信号/Q′の2.0周期分だけ遅延する。これにより、
分周出力OUTの「H」期間および「L」期間はともに
4.0カウント分となる。
のダウンカウンタ部89のプリセット値が(1000)
2 =8であるときは、セレクタ22の入力端子Aと出力
端子Oとが導通するので、信号POUT2はDF−F1
1の反転出力となる。したがって、信号POUT2の立
上がりは、実施例1と同様に信号D2′の立下がりから
信号/Q′の2.0周期分だけ遅延する。これにより、
分周出力OUTの「H」期間および「L」期間はともに
4.0カウント分となる。
【0067】次に、実施例1と同様に設定分周数Kを変
えた場合のデューティ比の変化を算出する。この実施例
では分周出力OUTの「H」期間はS1′+2×S2′
+2×P1+22 ×P2+23 ×P3+24 ×P4クロ
ックとなるので、デューティ比は100×(S1′+2
×S2′+2×P1+22 ×P2+23 ×P3+24×
P4)/K(%)となる。したがって、設定分周数Kが
32〜63の範囲では、デューティ比は50〜54%の
範囲で変化し、50%を基準とすると0〜+4%の範囲
で変化する。
えた場合のデューティ比の変化を算出する。この実施例
では分周出力OUTの「H」期間はS1′+2×S2′
+2×P1+22 ×P2+23 ×P3+24 ×P4クロ
ックとなるので、デューティ比は100×(S1′+2
×S2′+2×P1+22 ×P2+23 ×P3+24×
P4)/K(%)となる。したがって、設定分周数Kが
32〜63の範囲では、デューティ比は50〜54%の
範囲で変化し、50%を基準とすると0〜+4%の範囲
で変化する。
【0068】この実施例においては、第1のダウンカウ
ンタ部89のカウント値が奇数のとき第2のダウンカウ
ンタ部1のカウントが終了したことを表わす第2のカウ
ント出力信号D2′の立下がりから分周出力OUTの立
下がりまでの時間を0.5カウント分だけ延ばすように
したので、分周出力OUTのデューティ比を50%に近
づけることができる。 〔実施例3〕実施例1,2では、内部分周信号Q′が4
分周信号であるか5分周信号であるかに関係なく内部分
周信号Q′のパルス数をカウントしていたため、5分周
信号のパルス数が多いとき分周出力のOUTのデューテ
ィ比が50%から外れるという問題があった。本実施例
は、この問題を解決することを目的とするものである。
ンタ部89のカウント値が奇数のとき第2のダウンカウ
ンタ部1のカウントが終了したことを表わす第2のカウ
ント出力信号D2′の立下がりから分周出力OUTの立
下がりまでの時間を0.5カウント分だけ延ばすように
したので、分周出力OUTのデューティ比を50%に近
づけることができる。 〔実施例3〕実施例1,2では、内部分周信号Q′が4
分周信号であるか5分周信号であるかに関係なく内部分
周信号Q′のパルス数をカウントしていたため、5分周
信号のパルス数が多いとき分周出力のOUTのデューテ
ィ比が50%から外れるという問題があった。本実施例
は、この問題を解決することを目的とするものである。
【0069】図5はこの発明の第3実施例による可変分
周器の要部の構成を示す回路ブロック図である。
周器の要部の構成を示す回路ブロック図である。
【0070】図5を参照して、この可変分周器はパルス
カウンタ41およびリセット/出力発生回路44を含
む。パルスカウンタ41は入力部88、第1のダウンカ
ウンタ部89および第2のダウンカウンタ部1を含み、
リセット/出力発生回路44はインバータ108、第1
の出力部30および第2の出力部3を含む。
カウンタ41およびリセット/出力発生回路44を含
む。パルスカウンタ41は入力部88、第1のダウンカ
ウンタ部89および第2のダウンカウンタ部1を含み、
リセット/出力発生回路44はインバータ108、第1
の出力部30および第2の出力部3を含む。
【0071】この可変分周器が図3の可変分周器と異な
る点は、2:1のセレクタ22の代わりに3:1のセレ
クタ31が設けられる点と、DF−F11の中間反転出
力が用いられる点である。セレクタ31は、3つの入力
端子A,B,Cと、出力端子Oと、2つの制御端子S
1,S2とを含む。図6に示すように、制御端子S1,
S2がともに「L」レベル(「0」)のときは入力端子
Aと出力端子Oが導通し、制御端子S1,S2がそれぞ
れ「L」レベル(「0」),「H」レベル(「1」)の
ときは入力端子Cと出力端子Oが導通し、制御端子S
1,S2がそれぞれ「H」レベル(「1」),「L」レ
ベル(「0」)のときは入力端子Bと出力端子Oが導通
し、制御端子S1,S2がともに「H」レベル
(「1」)のときは入力端子Aと出力端子Oが導通す
る。また、DF−F11に取込まれたデータは、0.5
クロック後に中間出力端子Mおよび中間反転出力端子/
Mに出力され、1.0クロック後に出力端子Qおよび反
転出力/Qに出力される。
る点は、2:1のセレクタ22の代わりに3:1のセレ
クタ31が設けられる点と、DF−F11の中間反転出
力が用いられる点である。セレクタ31は、3つの入力
端子A,B,Cと、出力端子Oと、2つの制御端子S
1,S2とを含む。図6に示すように、制御端子S1,
S2がともに「L」レベル(「0」)のときは入力端子
Aと出力端子Oが導通し、制御端子S1,S2がそれぞ
れ「L」レベル(「0」),「H」レベル(「1」)の
ときは入力端子Cと出力端子Oが導通し、制御端子S
1,S2がそれぞれ「H」レベル(「1」),「L」レ
ベル(「0」)のときは入力端子Bと出力端子Oが導通
し、制御端子S1,S2がともに「H」レベル
(「1」)のときは入力端子Aと出力端子Oが導通す
る。また、DF−F11に取込まれたデータは、0.5
クロック後に中間出力端子Mおよび中間反転出力端子/
Mに出力され、1.0クロック後に出力端子Qおよび反
転出力/Qに出力される。
【0072】セレクタ31の入力端子A,B,Cは、そ
れぞれDF−F11の反転出力、MF−F21の反転出
力、およびDF−F11の反転出力を受ける。セレクタ
31の制御端子S1,S2は、それぞれ設定端子55,
54に接続される。セレクタ31の出力は第1の出力部
30の出力POUT2となる。第2の出力部3のORゲ
ート15は、信号POUTおよびPOUT2を受ける。
れぞれDF−F11の反転出力、MF−F21の反転出
力、およびDF−F11の反転出力を受ける。セレクタ
31の制御端子S1,S2は、それぞれ設定端子55,
54に接続される。セレクタ31の出力は第1の出力部
30の出力POUT2となる。第2の出力部3のORゲ
ート15は、信号POUTおよびPOUT2を受ける。
【0073】図7は図5の可変分周器の動作を示すタイ
ムチャートである。入力部88、第1のダウンカウンタ
部89および第2のダウンカウンタ部1の動作は実施例
1,2と同様であり、プリセット信号R′、第1カウン
タ出力信号D′、第2のカウンタ出力信号D2′および
スワロカウンタ62のためのリセット信号SCRSTの
タイミングについても同様である。
ムチャートである。入力部88、第1のダウンカウンタ
部89および第2のダウンカウンタ部1の動作は実施例
1,2と同様であり、プリセット信号R′、第1カウン
タ出力信号D′、第2のカウンタ出力信号D2′および
スワロカウンタ62のためのリセット信号SCRSTの
タイミングについても同様である。
【0074】実施例2と異なる点は、設定端子54の設
定値S2′が「1」であるか「0」であるかにより、第
2のカウント出力信号D2′の立下がりに対する分周出
力OUTの立下がりのタイミングが変化する点である。
定値S2′が「1」であるか「0」であるかにより、第
2のカウント出力信号D2′の立下がりに対する分周出
力OUTの立下がりのタイミングが変化する点である。
【0075】すなわち、S2′=0(S2=0)のとき
は、実施例1と同様に動作する。5分周信号のパルス数
が少ない場合は5分周信号の影響を考慮する必要がない
からである。
は、実施例1と同様に動作する。5分周信号のパルス数
が少ない場合は5分周信号の影響を考慮する必要がない
からである。
【0076】また、上述の例のようにS2′=1,P1
=1(S1=S2=1)のときは、セレクタ31の入力
端子Aと出力端子Oとが導通するので、信号POUT2
はDF−F11の反転出力となる。したがって、信号P
OUT2の立下がりは、信号D2′の立下がりから信号
/Q′の2周期分だけ遅延する。これにより、分周出力
OUTの「H」期間が4カウント分となり、分周出力O
UTの「L」期間が5カウント分となる。つまり、P1
=1であってもS2′=1であり5分周信号のパルス数
が多いときは、信号D2′の立下がりに対する分周出力
OUTの立下がりのタイミングを遅延させないようにし
たものである。上述の例では、分周出力OUTのデュー
ティ比は100×(3×5+1×4)/(3×5+6×
4)=49%となる。
=1(S1=S2=1)のときは、セレクタ31の入力
端子Aと出力端子Oとが導通するので、信号POUT2
はDF−F11の反転出力となる。したがって、信号P
OUT2の立下がりは、信号D2′の立下がりから信号
/Q′の2周期分だけ遅延する。これにより、分周出力
OUTの「H」期間が4カウント分となり、分周出力O
UTの「L」期間が5カウント分となる。つまり、P1
=1であってもS2′=1であり5分周信号のパルス数
が多いときは、信号D2′の立下がりに対する分周出力
OUTの立下がりのタイミングを遅延させないようにし
たものである。上述の例では、分周出力OUTのデュー
ティ比は100×(3×5+1×4)/(3×5+6×
4)=49%となる。
【0077】また、S2′=1,P1=0(S2=1,
S1=0)のとき、たとえば分周数Kが(10001
1)2 =35であるときは、セレクタ31の入力端子C
と出力端子Oとが導通するので、信号POUT2はDF
−F11の中間反転出力となる。したがって、信号PO
UT2の立上がりは、信号D2′の立下がりから信号/
Q′の1.5周期分だけ遅延する。これにより、分周出
力OUTの「H」期間が3.5カウント分となり、分周
出力OUTの「L」期間が4.5カウント分となる。つ
まり、P1=0であってもS2′=1であり5分周信号
のパルス数が多いときは、信号D2′の立下がりに対す
る分周出力OUTの立下がりのタイミングを0.5カウ
ント分だけ早めるようにしたものである。上述の例で
は、分周出力OUTのデューティ比は100×(3×5
+0.5×4)/(3×5+5×4)≒49%となる。
次に、実施例1,2と同様に設定分周数Kを変えた場合
のデューティ比の変化を算出する。この実施例では分周
出力OUTの「H」期間はS1′+2×P1+22 ×P
2+23 ×P3+24 ×P4クロックとなるので、デュ
ーティ比は100×(S1′+2×P1+22 ×P2+
23 ×P3+24 ×P4)/K(%)となる。したがっ
て、設定分周数Kが32〜63の範囲では、デューティ
比は47〜52%の範囲で変化し、50%を基準とする
と−3〜+2%の範囲で変化する。
S1=0)のとき、たとえば分周数Kが(10001
1)2 =35であるときは、セレクタ31の入力端子C
と出力端子Oとが導通するので、信号POUT2はDF
−F11の中間反転出力となる。したがって、信号PO
UT2の立上がりは、信号D2′の立下がりから信号/
Q′の1.5周期分だけ遅延する。これにより、分周出
力OUTの「H」期間が3.5カウント分となり、分周
出力OUTの「L」期間が4.5カウント分となる。つ
まり、P1=0であってもS2′=1であり5分周信号
のパルス数が多いときは、信号D2′の立下がりに対す
る分周出力OUTの立下がりのタイミングを0.5カウ
ント分だけ早めるようにしたものである。上述の例で
は、分周出力OUTのデューティ比は100×(3×5
+0.5×4)/(3×5+5×4)≒49%となる。
次に、実施例1,2と同様に設定分周数Kを変えた場合
のデューティ比の変化を算出する。この実施例では分周
出力OUTの「H」期間はS1′+2×P1+22 ×P
2+23 ×P3+24 ×P4クロックとなるので、デュ
ーティ比は100×(S1′+2×P1+22 ×P2+
23 ×P3+24 ×P4)/K(%)となる。したがっ
て、設定分周数Kが32〜63の範囲では、デューティ
比は47〜52%の範囲で変化し、50%を基準とする
と−3〜+2%の範囲で変化する。
【0078】この実施例においては、5分周信号のパル
ス数が多いときは、第2のダウンカウンタ部1のカウン
トが終了したことを表わす第2のカウント出力信号D
2′の立下がりから分周出力OUTの立下がりまでの時
間を0.5カウント分だけ早めたので、分周出力OUT
のデューティ比を50%に近づけることができる。
ス数が多いときは、第2のダウンカウンタ部1のカウン
トが終了したことを表わす第2のカウント出力信号D
2′の立下がりから分周出力OUTの立下がりまでの時
間を0.5カウント分だけ早めたので、分周出力OUT
のデューティ比を50%に近づけることができる。
【0079】
【発明の効果】以上のように、この発明の可変分周器に
あっては、設定分周数の1/2だけ入力信号のパルス数
をカウントする第1のカウンタと、設定分周数だけ入力
信号のパルス数をカウントする第2のカウンタとを設
け、第1のカウンタのカウント期間に第1のレベルの信
号を出力し、第1のカウンタのカウントが終了してから
第2のカウンタのカウントが終了するまでの期間に第2
のレベルの信号を出力する。したがって、設定分周数に
よらずデューティ比が50%で、かつレベルが安定した
分周出力を得ることができる。
あっては、設定分周数の1/2だけ入力信号のパルス数
をカウントする第1のカウンタと、設定分周数だけ入力
信号のパルス数をカウントする第2のカウンタとを設
け、第1のカウンタのカウント期間に第1のレベルの信
号を出力し、第1のカウンタのカウントが終了してから
第2のカウンタのカウントが終了するまでの期間に第2
のレベルの信号を出力する。したがって、設定分周数に
よらずデューティ比が50%で、かつレベルが安定した
分周出力を得ることができる。
【0080】また、分周数の第1から第Mの桁を設定す
るための第1から第Mの設定端子を設け、第1のカウン
タが第Mの設定端子で設定されたM−1桁の数だけカウ
ントし、第2のカウンタは第1から第Mの設定端子で設
定されたM桁の数だけカウントすることとすれば、設定
分周数を1/2倍する演算器などを設けることなく、設
定分周数の1/2を容易にカウントすることができる。
るための第1から第Mの設定端子を設け、第1のカウン
タが第Mの設定端子で設定されたM−1桁の数だけカウ
ントし、第2のカウンタは第1から第Mの設定端子で設
定されたM桁の数だけカウントすることとすれば、設定
分周数を1/2倍する演算器などを設けることなく、設
定分周数の1/2を容易にカウントすることができる。
【0081】また、設定分周数の第1の桁が第1の論理
であることに応じて、第1のカウント信号を入力信号の
半周期分の時間だけ遅延させる遅延回路を設ければ、設
定分周数が奇数である場合の第1のレベルの出力時間を
入力信号の半周期分の時間だ延ばすことができ、分周出
力のデューティ比を50%にすることができる。
であることに応じて、第1のカウント信号を入力信号の
半周期分の時間だけ遅延させる遅延回路を設ければ、設
定分周数が奇数である場合の第1のレベルの出力時間を
入力信号の半周期分の時間だ延ばすことができ、分周出
力のデューティ比を50%にすることができる。
【0082】また、分周数の第1から第Mの桁を設定す
るための第1から第Mの設定端子と、第1から第Nの設
定端子で設定されたN桁のパルス数だけ入力信号を2N
+1倍だけ分周した第1の分周信号を出力した後、入力
を2N 倍だけ分周した第2の分周信号を出力する信号発
生手段とを備え、第1のカウンタは第N+2から第Mの
設定端子で設定されたM−N−1桁の数だけ第1および
第2の分周信号のパルスをカウントし、第2のカウンタ
は第N+1から第Mの設定端子で設定されたM−N桁の
数だけ第1および第2の分周信号のパルス数をカウント
することとすれば、入力信号を2段階で分周することが
でき、大きな分周数を設定できる。また、第1および第
2の分周信号のパルス数を1/2倍する演算器などを設
けることなく、第1および第2の分周信号のパルス数の
1/2を容易にカウントすることができる。
るための第1から第Mの設定端子と、第1から第Nの設
定端子で設定されたN桁のパルス数だけ入力信号を2N
+1倍だけ分周した第1の分周信号を出力した後、入力
を2N 倍だけ分周した第2の分周信号を出力する信号発
生手段とを備え、第1のカウンタは第N+2から第Mの
設定端子で設定されたM−N−1桁の数だけ第1および
第2の分周信号のパルスをカウントし、第2のカウンタ
は第N+1から第Mの設定端子で設定されたM−N桁の
数だけ第1および第2の分周信号のパルス数をカウント
することとすれば、入力信号を2段階で分周することが
でき、大きな分周数を設定できる。また、第1および第
2の分周信号のパルス数を1/2倍する演算器などを設
けることなく、第1および第2の分周信号のパルス数の
1/2を容易にカウントすることができる。
【0083】また、設定分周数の第N+1桁が第1の論
理であることに応じて、第1のカウント信号を第2の分
周信号の半周期分の時間だけ遅延させる第1の遅延回路
を設ければ、第1および第2の分周信号のパルス数が奇
数である場合に第1のレベルの信号の出力時間を第2の
分周信号の半周期分の時間だけ延ばすことができ、分周
出力のデューティ比を50%に近づけることができる。
理であることに応じて、第1のカウント信号を第2の分
周信号の半周期分の時間だけ遅延させる第1の遅延回路
を設ければ、第1および第2の分周信号のパルス数が奇
数である場合に第1のレベルの信号の出力時間を第2の
分周信号の半周期分の時間だけ延ばすことができ、分周
出力のデューティ比を50%に近づけることができる。
【0084】また、設定分周数の第N桁が第1の論理で
あることに応じて、第2のカウント信号を入力信号の半
周期分の時間だけ遅延させる第2の遅延回路を設けれ
ば、第1の分周信号のパルス数が多い場合に第2のレベ
ルの信号の出力時間を第2の分周信号の半周期分の時間
だけ延ばすことができ、分周出力のデューティ比を50
%に近づけることができる。
あることに応じて、第2のカウント信号を入力信号の半
周期分の時間だけ遅延させる第2の遅延回路を設けれ
ば、第1の分周信号のパルス数が多い場合に第2のレベ
ルの信号の出力時間を第2の分周信号の半周期分の時間
だけ延ばすことができ、分周出力のデューティ比を50
%に近づけることができる。
【図1】 この発明の第1実施例による可変分周器の要
部の構成を示す回路ブロック図である。
部の構成を示す回路ブロック図である。
【図2】 図1に示した可変分周器の動作を示すタイム
チャートである。
チャートである。
【図3】 この発明の第2実施例による可変分周器の要
部の構成を示す回路ブロック図である。
部の構成を示す回路ブロック図である。
【図4】 図3に示した可変分周器の動作を示すタイム
チャートである。
チャートである。
【図5】 この発明の第3実施例による可変分周器の要
部の構成を示す回路ブロック図である。
部の構成を示す回路ブロック図である。
【図6】 図5に示した可変分周器のセレクタ31の動
作を示す真理値表である。
作を示す真理値表である。
【図7】 図5に示した可変分周器の動作を示すタイム
チャートである。
チャートである。
【図8】 従来の可変分周器の構成を示すブロック図で
ある。
ある。
【図9】 図8に示した可変分周器の2モジュラスプリ
スケーラの構成を示す回路ブロック図である。
スケーラの構成を示す回路ブロック図である。
【図10】 図9に示した2モジュラスプリスケーラの
動作を示すタイムチャートである。
動作を示すタイムチャートである。
【図11】 図8に示した可変分周器のスワロカウンタ
の構成を示す回路ブロック図である。
の構成を示す回路ブロック図である。
【図12】 図11に示したスワロカウンタの動作を示
すタイムチャートである。
すタイムチャートである。
【図13】 図8に示した可変分周器のパルスカウンタ
およびリセット/出力発生回路の構成を示す回路ブロッ
ク図である。
およびリセット/出力発生回路の構成を示す回路ブロッ
ク図である。
【図14】 図13に示したパルスカウンタおよびリセ
ット/出力発生回路の動作を示すタイムチャートであ
る。
ット/出力発生回路の動作を示すタイムチャートであ
る。
【図15】 図8に示した可変分周器の問題点を説明す
るためのタイムチャートである。
るためのタイムチャートである。
【符号の説明】 1 第2のダウンカウンタ部、2,20,30 第1の
出力部、3 第2の出力部、41,63 パルスカウン
タ、42,43,44,64 リセット/出力発生回
路、53〜58 分周数設定端子、61 2モジュラス
プリスケーラ、62 スワロカウンタ、88 入力部、
89 第1のダウンカウンタ部、90 出力部。
出力部、3 第2の出力部、41,63 パルスカウン
タ、42,43,44,64 リセット/出力発生回
路、53〜58 分周数設定端子、61 2モジュラス
プリスケーラ、62 スワロカウンタ、88 入力部、
89 第1のダウンカウンタ部、90 出力部。
Claims (6)
- 【請求項1】 分周数を任意に設定できる可変分周器で
あって、 前記分周数を設定するための分周数設定手段、 前記分周数設定手段で設定された分周数の1/2の数だ
け入力信号のパルス数をカウントしたことに応じて第1
のカウント信号を出力する第1のカウンタ、 前記分周数設定手段で設定された分周数だけ入力信号の
パルス数をカウントしたことに応じて第2のカウント信
号を出力する第2のカウンタ、および前記第1のカウン
ト信号が出力されるまでの期間は第1のレベルの信号を
出力し、前記第1のカウント信号が出力されてから前記
第2のカウント信号が出力されるまでの期間は第2のレ
ベルの信号を出力する出力回路を備えたことを特徴とす
る、可変分周器。 - 【請求項2】 前記分周数設定手段は、それぞれ前記分
周数の第1から第Mの桁を第1または第2の論理に設定
するための第1から第Mの分周数設定端子を含み、 前記第1のカウンタは第2から第Mの分周数設定端子で
設定されたM−1桁の数だけ前記入力信号のパルス数を
カウントし、 前記第2のカウンタは前記第1から第Mの分周数設定端
子で設定されたM桁の数だけ前記入力信号のパルス数を
カウントすることを特徴とする、請求項1に記載の可変
分周器。 - 【請求項3】 前記第1の分周数設定端子で設定された
前記分周数の第1の桁が第1の論理であることに応じ
て、前記第1のカウント信号を前記入力信号の半周期に
相当する時間だけ遅延させて前記出力回路に出力する遅
延回路を備えたことを特徴とする、請求項2に記載の可
変分周器。 - 【請求項4】 前記分周数設定手段は、それぞれ前記分
周数の第1から第Mの桁を第1または第2の論理に設定
するための第1から第Mの分周数設定端子を含み、 第1から第N(ただし、N<Mである)の分周数設定端
子で設定されたN桁のパルス数だけ前記入力信号を2N
+1倍だけ分周した第1の分周信号を出力した後、前記
入力信号を2N 倍だけ分周した第2の分周信号を出力す
る信号発生手段を備え、 前記第1のカウンタは第N+2から第Mの分周数設定端
子で設定されたM−N−1桁の数だけ前記第1および第
2の分周信号のパルス数をカウントし、 前記第2のカウンタは第N+1から第Mの分周数設定端
子で設定されたM−N桁の数だけ前記第1および第2の
分周信号のパルス数をカウントすることを特徴とする、
請求項1に記載の可変分周器。 - 【請求項5】 前記第N+1の分周数設定端子で設定さ
れた前記分周数の第N+1の桁が第1の論理であること
に応じて、前記第1のカウント信号を前記第2の分周信
号の半周期に相当する時間だけ遅延させて前記出力回路
に出力する第1の遅延回路を備えたことを特徴とする、
請求項4に記載の可変分周器。 - 【請求項6】 前記第Nの分周数設定端子で設定された
前記分周数の第Nの桁が第1の論理であることに応じ
て、前記第2のカウント信号を前記第2の分周信号の半
周期に相当する時間だけ遅延させて前記出力回路に出力
する第2の遅延回路を備えたことを特徴とする、請求項
4または5に記載の可変分周器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21685894A JPH0884069A (ja) | 1994-09-12 | 1994-09-12 | 可変分周器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21685894A JPH0884069A (ja) | 1994-09-12 | 1994-09-12 | 可変分周器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0884069A true JPH0884069A (ja) | 1996-03-26 |
Family
ID=16695017
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21685894A Withdrawn JPH0884069A (ja) | 1994-09-12 | 1994-09-12 | 可変分周器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0884069A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100333564B1 (ko) * | 1997-07-17 | 2002-06-20 | 사와무라 시코 | 인터페이스 회로 |
JP2006229957A (ja) * | 2005-02-16 | 2006-08-31 | Agilent Technol Inc | 自動初期化型周波数分割器 |
-
1994
- 1994-09-12 JP JP21685894A patent/JPH0884069A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100333564B1 (ko) * | 1997-07-17 | 2002-06-20 | 사와무라 시코 | 인터페이스 회로 |
JP2006229957A (ja) * | 2005-02-16 | 2006-08-31 | Agilent Technol Inc | 自動初期化型周波数分割器 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011120 |