JPS6113633B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、画情報処理装置に関し、特にCPU
から別個のバス・ラインに接続された大容量外部
メモリをダイレクトにアクセスできる画情報処理
装置に関するものである。

従来、画像情報を記憶するメモリとしては、第
１図に示すような磁気デイスク４や磁気テープ等
のように、ビツト当りの記憶単価が安くて大容量
記憶が可能な媒体を用いて記憶しているが、メモ
リのアクセス・タイムが長く、データの読出し、
書込みに時間がかかるため、リアル・タイムの処
理は不可能である。

画像情報をリアル・タイムに処理するための記
憶媒体としてICメモリがあるが、多数個使用す
ると信頼性が低下するとともに、コストが高くな
るため実用的でない。

しかし、半導体技術の著しい発展に伴い、高信
頼度、高実装密度で低価格のICメモリが出現す
るのも、それほど遠い将来のことではないと予想
される。

ところで、そのような大容量で高速ののRAM
が出現した場合、単一バス方式の処理装置で、
CPU、主記憶装置、入出力装置等とともにバス
に高速大容量RAMを接続しても、画像情報の高
速転送を行うことはできない。すなわち、従来、
ミニ・コンピユータ・クラスの主記憶装置では、
容量が512Kバイト程度であるため、これをアク
セスするには18本のアドレス線で十分であるのに
対して、画像情報用メモリでは、容量が9Mバイ
ト程度ときわめて膨大であるため、これをアクセ
スするには25本のアドレス線が必要となり、従来
のシステム・アーキテクチヤを変更しなければな
らない。

そこで、本発明者は、本願と同日付で出願した
別件の「画情報処理装置」（特開昭56−118164
号）の明細書に示すような構成の処理装置を提案
した。これは、第１図に示すように、CPU１、
主記憶装置２、磁気デイスク装置４、CRTデイ
スプレイ５等により共有されるCPUバス・ライ
ン２０の他に、画情報用の大容量高速RAM８、
画情報入出力用のスキヤナ６、プロツタ７等によ
り共有される外部メモリ・バス・ライン３０を新
たに設置し、両バス・ライン２０，３０をバス・
コンバータ１０を介して結合するものである。

外部メモリ・バス・ライン３０は、情報転送量
に応じてデータ線、アドレス線、制御線を適当に
設定できるので、CPUバス・ライン２０の構成
に影響されることなく、DMA（直接メモリ・ア
クセス）機能を入出力インターフエイス３に付加
することにより、画情報の高速転送が可能であ
る。

第１図に示す構成にすれば、大容量の高速メモ
リを用いてリアル・タイムで画像情報を処理でき
るとともに、従来の処理装置とハードウエアおよ
びソフトウエア上で互換性を失うことがない。

ただ、第１図の外部メモリ・バス・ライン３０
に接続されている入出力装置６，７と外部メモリ
８相互間の情報転送はリアル・タイムで行うこと
ができるのに対して、CPUバス・ライン２０と
外部メモリ・バス・ライン３０相互間の情報転送
は、バス・ラインの構成が異なるため、アクセス
が面倒であり、バス・コンバータ１０でアドレ
ス、データ等の変換を必要とするため、リアル・
タイムで処理を行うことができない。

本発明の目的は、このような問題点を解決する
ため、CPUから別個のバス・ラインに接続され
た外部メモリを直接アクセスすることができるよ
うにして、従来の処理装置とハードウエアおよび
ソフトウエア上の互換性を保持したまま、画情報
用の高速メモリを制御できるような画情報処理装
置を提供することにある。

本発明の画情報処理装置は、CPUと主記憶装
置により共有される第１のバス・ライン、および
該第１のバス・ラインにバス・コンバータを介し
て接続され、かつ画情報用の外部メモリと、画情
報入出力装置により共有される第２のバス・ライ
ンを備えた画情報処理装置において、前記外部メ
モモリの任意に分割された領域を、マツプド外部
メモリ領域として主記憶装置内に設けるととも
に、分割された外部メモリの領域を区別するため
のメモリ・マツピング・レジスタを前記バス・コ
ンバータ内に設け、前記マツプド外部メモリ領域
のアドレスと前記メモリ・マツピング・レジスタ
の内容により、CPUからダイレクトに外部メモ
リをアクセスすることを特徴としている。

以下、本発明の実施例を、図面により説明す
る。

第２図は、本発明の主記憶装置に設けられたマ
ツプド外部メモリ領域と、外部メモリの分割され
た領域との対応図である。

第２図では、外部メモリ８の容量が1Mワー
ド、分割されたバンク数が250個、分割単位領域
が4Kワードの場合を示している。

32Kワードの容量を有する主記憶装置２に対し
て、CPU１のプログラムを格納するとともに、
画情報も格納することができれば、CPU１から
別個のバス・ライン３０に接続された外部メモリ
８をアクセスする必要はない。

本発明においては、主記憶装置２の０〜28Kワ
ードの領域にはCPU１のプログラムを格納し、
28〜32Kワードの領域には外部メモリ８の領域を
確保しておく。すなわち、主記憶装置２には画情
報を格納しないが、画情報のために領域だけを割
当てておき、CPU１が28〜32Kワードをアクセス
したときには、外部メモリ８をアクセスしたもの
とみなす。

一方、外部メモリ８は、主記憶装置２内の外部
メモリ領域（4Kワード）を単位領域として分割
されるので、250個の同じ大きさのバンクBK0〜
249の集合となる。

CPU１が主記憶装置２の28〜32Kワード（4K
ワード）の領域を任意のアドレスでアクセスした
場合、外部メモリ８の250個のバンクBK0〜249の
同一アドレスが共通にアクセスされたことにな
る。したがつて、250個のうちのどのバンクであ
るか識別できれば、外部メモリ８の１つのアドレ
スがアクセスされたことになる。そこで、本発明
では、バンクを識別するためのマツピング・レジ
スタを設け、CPU１から主記憶装置２のマツプ
ド外部メモリ領域MPMをアクセスすると同時
に、マツピング・レジスタに250個のうちの１個
を指定する値をセツトする。

これによつて、CPU１は、あたかも外部メモ
リ８が主記憶装置２内にあるかの如く制御するこ
とができる。

第３図は、第１図のバス・コントローラの詳細
ブロツク図である。

CPUバス・ライン２０と外部メモリ・バス・
ライン３０には、それぞれバス・ライン・ドライ
バ／レシーバ１１が接続され、信号の送受信を行
う。両方のバス・ライン・ドライバ／レシーバ１
１の間には、データ制御回路１２、アドレス・デ
コーダ１３、メモリ・マツピング・レジスタ１
４、割込み制御回路１５およびコントロール・ス
テータス・レジスタ１６が接続されている。

データ制御回路１２は、バツフア・メモリと並
直列変換用レジスタからなり、例えばCPUバ
ス・ライン２０に16ビツトのデータ線、外部メモ
リバス・ライン３０に32ビツトのデータ線が用い
られている場合には、バツフア・メモリにデータ
を一時記憶し、２回に分割して、あるいは２回を
１回にまとめて、それぞれ各データ線に出力す
る。

アドレス・デコーダ１３は、CPU１が主記憶
装置２のマツプド外部メモリMPM領域をアクセ
スした場合、そのアドレスを入力してデコードす
る。

メモリ・マツピング・レジスタ１４は、CPU
１により250個のバンクの１個を指定する値がセ
ツトされる。

割込み制御回路１５は、外部メモリ・バス・ラ
イン３０に接続された装置からCPU１に割込み
を行う場合、、制御線またはデータ線を介して割
込み要求信号を受付け、CPU１に通知する。

CPU１は、割込み要求があると、それに該当
するレベルのPSW（プログラム状態語）に切換
えて、割込み解析ルーチンに分岐する。

コントロール・ステータス・レジスタ１６は、
CPUバス・ライン２０と外部メモリ・バス・ラ
イン３０の状態を表示するものである。例えば、
外部メモリ８がDMAによりデータ転送中の場合
には、CPU１から外部メモリ８をアクセスでき
ないので、CPU１はコントロール・ステータ
ス・レジスタ１６を参照して転送中の表示が解除
されてからアクセスを行う。同じようにして、両
情報入出力装置６，７がDMAにより転送したい
ときも、このレジスタ１６を参照して、CPU１
と外部メモリ８の間が転送中でないことを確認し
てからDMA転送を開始する。

第４図は、本発明のアドレス・レジスタとマツ
ピング・レジスタのビツト構成照である。

第４図においては、主記憶装置２のマツプド外
部メモリ領域が4Kワードであり、１ワードは２
バイトであるため、この容量は8Kバイトとな
る。8Kバイトの領域をアクセスするには、13ビ
ツトのアドレス・レジスタが必要であり、また
250個のバンクを識別するには、８ビツトのマツ
ピング・レジスタが必要である。したがつて、第
４図ａに示すアドレス・レジスタADRGおよび第
４図ｂに示すマツピング・レジスタMPRGは、い
ずれも16ビツト・レジスタとし、アドレス・レジ
スタADRGはそのうち13ビツト、マツピング・レ
ジスタMPRGはそのうちの８ビツトを使用すれば
よい。余分のビツトは、外部メモリ８、主記憶装
置２を異なる容量のものと交換したときのために
用意しておく。

第５図、第６図は、第４図のアドレス・レジス
タおよびマツピング・レジスタの接続および構成
を示す図である。

CPU１は、主記憶装置２のマツプド外部メモ
リ領域をアクセスするため、アドレス線を介して
アドレス・レジスタADRGにアドレスをセツトす
るとともに、外部メモリ８のバンクを指定するた
めデータ線を介してマツピング・レジスタMPRG
にバンク指定番号をセツトする。これらのアドレ
スとバンク指定番号は、外部メモリ・バス・ライ
ン３０ではすべてアドレス線を介して外部メモリ
８に転送される。例えば、CPUバス・ライン２
０には、18ビツトのアドレス線、外部メモリ・バ
ス・ライン３０には、25ビツトのアドレス線が設
置されている場合、13ビツトでマツプド外部メモ
リ領域をアクセスすると、アドレス線には残り５
ビツトしかなく、マツピング・レジスタMPRGに
セツトするための５ビツトのバンク指定番号を残
りのアドレス線を介して送出することができない
ので、データ線を８ビツト用いて送出する。一方
の外部メモリ・バス・ライン３０では、25ビツト
のアドレス線を用いて両レジスタの13ビツトと８
ビツトの内容を同時に外部メモリ８に転送する。

したがつて、第５図に示すように、アドレス・
レジスタ１７はCPUバス・ライン２０と外部メ
モリ・バス・ライン３０の各アドレス線ADL相
互間に接続され、マツピング・レジスタ１４はデ
ータ線DTLとアドレス線ADLの間に接続されて
いる。なお、第５図に示すアドレス・レジスタ１
７は、実際には、外部メモリ・バス・ライン３０
のアドレス線ADLに直接接続されているのでは
なく、アドレス・デコーダ１３（第３図参照）を
介してアドレス線ADLに接続される。

第６図は、本発明の他の実施例を示すアドレ
ス・レジスタとマツピング・レジスタの構成図で
ある。

CPUバス・ライン２０に18ビツトのアドレス
線が設けられ、外部メモリ８に4Mバイトの容量
のものが用いられている場合、主記憶装置２を
512Kバイトのプログラム領域と512Kバイトのマ
ツプ外部メモリ領域に分割するとともに、外部メ
モリ８を512Kバイトずつ８個のバンクに分割す
る。

第６図に示すように、18ビツトのアドレス・レ
ジスタ１７により主記憶装置２のプログラム領域
とマツプド外部メモリ領域を、それぞれアクセス
することができ、また３ビツトのマツピング・レ
ジスタ１４により８個のバンクを指定することと
ができる。

以上説明したように、本発明によれば、CPU
バス・ラインのアドレス線とデータ線を用いて、
アドレス・レジスタとマツピング・レジスタに外
部メモリの分割された領域のアドレスと分割され
た領域を識別する内容をセツトすることにより、
CPUから外部メモリをダイレクトにアクセスす
ることが可能になり、したがつて、従来のハード
ウエアとソフトウエアの互換性を保持したまま、
高速の画像情報用メモリをリアル・タイムで制御
することができる。

【図面の簡単な説明】

第１図は本発明の前提となる画情報処理装置の
ブロツク図、第２図は本発明の実施例を示す主記
憶装置と外部メモリの対応図、第３図は本発明の
実施例を示すバス・コントローラのブロツク図、
第４図は本発明のアドレス・レジスタとマツピン
グ・レジスタのビツト構成図、第５図および第６
図は、それぞれ本発明の他の実施例を示すアドレ
ス・レジスタとマツピング・レジスタの接続図お
よび構成図である。 １：CPU、２：主記憶装置、３：入出力イン
ターフエイス、４：磁気デイスク、５：CRTデ
イスプレイ、６：スキヤナ、７：プロツタ、８：
外部メモリ、９：外部メモリ・コントローラ、１
０：バス・コンバータ、１１：バス・ライン・ド
ライバ・レシーバ、１２：データ制御回路、１
３：アドレス・デコーダ、１４：メモリ・マツピ
ング・レジスタ、１５：割込み制御回路、１６：
コントロール・ステータス・レジスタ、１７：ア
ドレス・レジスタ。

Claims (1)

【特許請求の範囲】
1. １ CPUと主記憶装置により共有される第１の
   バス・ライン、および該第１のバス・ラインにバ
   ス・コンバータを介して接続され、かつ画情報用
   の外部メモリと画情報入出力装置により共有され
   る第２のバス・ラインを備えた画情報処理装置に
   おいて、前記外部メモリの任意に分割された領域
   を、マツプド外部メモリ領域として主記憶装置内
   に設けるとともに、分割された外部メモリの領域
   を区別するためのメモリ・マツピング・レジスタ
   を前記バス・コンバータ内に設け、前記マツプド
   外部メモリ領域のアドレスと前記メモリ・マツピ
   ング・レジスタの内容により、CPUからダイレ
   クトに外部メモリをアクセスすることを特徴とす
   る画情報処理装置。