JPS58213371A - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
- Publication number
- JPS58213371A JPS58213371A JP57095644A JP9564482A JPS58213371A JP S58213371 A JPS58213371 A JP S58213371A JP 57095644 A JP57095644 A JP 57095644A JP 9564482 A JP9564482 A JP 9564482A JP S58213371 A JPS58213371 A JP S58213371A
- Authority
- JP
- Japan
- Prior art keywords
- register
- operation command
- data processing
- operating
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/30101—Special purpose registers
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はデータ処理システムに関する。
〔発明の技術的背景および背景技術の問題点〕あるデー
タ処理装置が持つ中央処理装置(CPU)とは別個に、
ローカルな処理を行なう他のデータ処理装置を接続して
各種の処理を行なわせる場合、このデータ処理装置は通
常上記CPUが持つ入出力装置用のバスか、あるいはダ
イレクトメモリアクセス用(DMA )のバスに接続さ
れる。
タ処理装置が持つ中央処理装置(CPU)とは別個に、
ローカルな処理を行なう他のデータ処理装置を接続して
各種の処理を行なわせる場合、このデータ処理装置は通
常上記CPUが持つ入出力装置用のバスか、あるいはダ
イレクトメモリアクセス用(DMA )のバスに接続さ
れる。
しかしながら入出力バスに接続した場合には、データ処
理装置の起動、状態把握、処理結果の転送に時間がかか
り、処理速度が低下するという問題があった。また、D
MA バスに接続した場合にはシステム全体のハードウ
ェア量が増加してしまうという問題があった。
理装置の起動、状態把握、処理結果の転送に時間がかか
り、処理速度が低下するという問題があった。また、D
MA バスに接続した場合にはシステム全体のハードウ
ェア量が増加してしまうという問題があった。
本発明は上記事情に基づいてなされたものであり、若干
のハードウェアを付加し、所望とする処理をCPUが持
つ主メモリのアドレスの延長上で動作させることにより
バスを使っての処理を不要としたデータ処理システムを
提供することを目的とする。
のハードウェアを付加し、所望とする処理をCPUが持
つ主メモリのアドレスの延長上で動作させることにより
バスを使っての処理を不要としたデータ処理システムを
提供することを目的とする。
本発明のデータ処理システムは、主メモリの特定のアド
レスを動作指令レジスタ、動作状態レジスタ、動作指令
のための引数レジスタおよび動作結果レジスタに割付け
、動作指令レジスタに書込が行なわれたとき、これを指
示回路が検知して動作指令レジスタおよび引数レジスタ
の内容に応じた動作指示をデータ処理装置に与え、一方
データ処理装置からの動作状態および動作結果を記憶制
御回路により動作状態レジスタおよび動作結果レジスタ
に書込ませるようにしたものである。
レスを動作指令レジスタ、動作状態レジスタ、動作指令
のための引数レジスタおよび動作結果レジスタに割付け
、動作指令レジスタに書込が行なわれたとき、これを指
示回路が検知して動作指令レジスタおよび引数レジスタ
の内容に応じた動作指示をデータ処理装置に与え、一方
データ処理装置からの動作状態および動作結果を記憶制
御回路により動作状態レジスタおよび動作結果レジスタ
に書込ませるようにしたものである。
図面は本発明に係るデータ処理システムの一実施例を示
したものである。同図において、41はデータ処理装置
で、例えば電子計算機から制御を行なうことを目的とし
た機器のコントローラ、信号処理装置、画像処理装置、
画像メモリ等が考えられるが、以下画像メモリである場
合について説明する、画像メモリは2次元アドレシング
が一般的である。即ち、X方向のアドレスとY方向のア
ドレスとを組合せたものによりアクセスが行なわれる。
したものである。同図において、41はデータ処理装置
で、例えば電子計算機から制御を行なうことを目的とし
た機器のコントローラ、信号処理装置、画像処理装置、
画像メモリ等が考えられるが、以下画像メモリである場
合について説明する、画像メモリは2次元アドレシング
が一般的である。即ち、X方向のアドレスとY方向のア
ドレスとを組合せたものによりアクセスが行なわれる。
心は計算機の主メモリで、その特定のアドレス例えば0
〜4番地は、動作指令レジスタ1、状態用レジスタ2、
引数レジスタ3a 、 3b、結果レジスタ4aに割付
けられている。動作指令レジスタ1の値がr 0001
J の時は「画像メモリリード」という動作指令が
与えられていることを意味する。
〜4番地は、動作指令レジスタ1、状態用レジスタ2、
引数レジスタ3a 、 3b、結果レジスタ4aに割付
けられている。動作指令レジスタ1の値がr 0001
J の時は「画像メモリリード」という動作指令が
与えられていることを意味する。
状態用レジスタ2内のr 0001 Jは「処理中」を
r 0000 Jは「処理完了」と定義されている。引
数レジスタ3a、、3bにはそれぞれXアドレス、Xア
ドレスが記憶される。
r 0000 Jは「処理完了」と定義されている。引
数レジスタ3a、、3bにはそれぞれXアドレス、Xア
ドレスが記憶される。
43は計算機の中央処理装置(、CP U )で主メモ
リ心に接続されている。
リ心に接続されている。
21は指示回路で、動作指令用レジスタ1に書込まれた
動作指令と引数レジスタ3a、3b内の引数とを、それ
ぞれ信号線11.13a 、 13bを介して受けると
ともに、主メモリ心へのアドレスおよび書込み信号をア
ドレス信号線15を介して受け、主メモリ42の特定の
アドレスに対して書込みがあったことを検知し、これら
に基いて動作指示を信号線31を介してデータ処理装置
41に与える。
動作指令と引数レジスタ3a、3b内の引数とを、それ
ぞれ信号線11.13a 、 13bを介して受けると
ともに、主メモリ心へのアドレスおよび書込み信号をア
ドレス信号線15を介して受け、主メモリ42の特定の
アドレスに対して書込みがあったことを検知し、これら
に基いて動作指示を信号線31を介してデータ処理装置
41に与える。
22は記憶制御回路で、データ処理装置41から信号線
32 、34aを介して動作状態や動作(処理)結果を
示す信号を受け、信号線12 、14aを介してそれぞ
れレジスタ2,4aに与える。
32 、34aを介して動作状態や動作(処理)結果を
示す信号を受け、信号線12 、14aを介してそれぞ
れレジスタ2,4aに与える。
CPU 43からデータ処理装置(画像メモIJ )
41のX= 010 、 Y= 001をアクセスする
場合を例にとって説明する。
41のX= 010 、 Y= 001をアクセスする
場合を例にとって説明する。
ii’、CPU43から、主メモI+ 42の2番地(
レジスタ3a)にr 010 、J、3番地(レジスタ
4a)に「001」 を書き込む。次に0番地(レジス
タ1)にr 0001 J を書込む。すると、指示
回路21は、信号線15を介して0番地に書込みがあっ
たことを検知し、信号線11を介して0番地のデータが
0001であること、即ち「画像メモリリード」の指令
が醪えもれたことを知る。そして、信号@ 13a 、
13bを介して2番地、3番地の内容即ち、X= 0
10とY=OO1とを得、信号線31を介してこのアド
レスのデータの読出しを指示する。データ処理装置41
は、読出し動作中そのことを示す信号を信号線32に出
力する。また、指定されたアドレス(X=010 、
Y= 001 >のデータを読出したら、その信号を信
号線34aに出力するとともに、読出しの完了を示す信
号を信号線nに出力する。記憶制御回路22は、信号線
32の信号を受けて読出し中であることを示すコード0
001を主メモリの1番地(レジスタ2)に書込む。ま
た、信号線34aを介して読出しデータを受けると、そ
のデータを信号線14aを介して主メモIJ 42の4
番地(レジスタ4a)に書込む。これとともに、信号?
a32を介して読出し完了の信号を受け、主メモIJ
42の1番地にroooOJを書込む。CPU43は主
メモIJ 42の1番地のr 0000 J を読出
して、データ処理装置41の読出しが完了していること
を知り、4番地の内容を読出すことにより、データ処理
装置41かものデータを得る。
レジスタ3a)にr 010 、J、3番地(レジスタ
4a)に「001」 を書き込む。次に0番地(レジス
タ1)にr 0001 J を書込む。すると、指示
回路21は、信号線15を介して0番地に書込みがあっ
たことを検知し、信号線11を介して0番地のデータが
0001であること、即ち「画像メモリリード」の指令
が醪えもれたことを知る。そして、信号@ 13a 、
13bを介して2番地、3番地の内容即ち、X= 0
10とY=OO1とを得、信号線31を介してこのアド
レスのデータの読出しを指示する。データ処理装置41
は、読出し動作中そのことを示す信号を信号線32に出
力する。また、指定されたアドレス(X=010 、
Y= 001 >のデータを読出したら、その信号を信
号線34aに出力するとともに、読出しの完了を示す信
号を信号線nに出力する。記憶制御回路22は、信号線
32の信号を受けて読出し中であることを示すコード0
001を主メモリの1番地(レジスタ2)に書込む。ま
た、信号線34aを介して読出しデータを受けると、そ
のデータを信号線14aを介して主メモIJ 42の4
番地(レジスタ4a)に書込む。これとともに、信号?
a32を介して読出し完了の信号を受け、主メモIJ
42の1番地にroooOJを書込む。CPU43は主
メモIJ 42の1番地のr 0000 J を読出
して、データ処理装置41の読出しが完了していること
を知り、4番地の内容を読出すことにより、データ処理
装置41かものデータを得る。
尚上記の例では、引数アドレスレジスタがn、結果レジ
スタが1つ設けであるが、これらの数は用途に応じて異
なる。
スタが1つ設けであるが、これらの数は用途に応じて異
なる。
以上のように本発明によれば、入出力バスを使用しない
で、転送に要する時間が短く、処理速度が低下しない。
で、転送に要する時間が短く、処理速度が低下しない。
また、DMAバスを使用しないのでハードウェア量が少
なくて済む。さらに、データ処理装置が画像メモリであ
る場合、アドレス空間の比較的小さい主メモリの延長上
で、アドレス空間の比較的大きい画像メモリをアクセス
できるという自由度が増大する。
なくて済む。さらに、データ処理装置が画像メモリであ
る場合、アドレス空間の比較的小さい主メモリの延長上
で、アドレス空間の比較的大きい画像メモリをアクセス
できるという自由度が増大する。
図面は本発明一実施例のデータ処理システムを示すブロ
ック図である。 1・・・動作指令レジスタ、2・・・状態レジスタ、3
a、3b・・・引数レジスタ、4a・・・結果レジスタ
、21・・・指示回路、22・・・記憶制御回路、41
・・・データ処理装置、42・・・主メモリ、43・・
・中央処理装置。
ック図である。 1・・・動作指令レジスタ、2・・・状態レジスタ、3
a、3b・・・引数レジスタ、4a・・・結果レジスタ
、21・・・指示回路、22・・・記憶制御回路、41
・・・データ処理装置、42・・・主メモリ、43・・
・中央処理装置。
Claims (1)
- 主メモリの特定のアドレスが割付けられた、動作指令レ
ジスタ、動作状態レジスタ、動作指令のための引数レジ
スタ、および動作結果レジスタと、上記動作指令レジス
タに書込みが行なわれたことを検出し、動作指令レジス
タおよび引数レジスタの内容を判読して動作指示を発生
する指示回路と、この指示回路から発せられる動作指示
に応じて動作をするとともに、動作状態および動作結果
を示す信号を出力するデータ処理装置と、このデータ処
理装置から得られる動作状態および動作結果を示す信号
を受け、動作状態および動作結果を上記動作状態レジス
タおよび動作結果レジスタに記憶させる記憶制御回路と
を備えたデータ処理システム0
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57095644A JPS58213371A (ja) | 1982-06-04 | 1982-06-04 | デ−タ処理システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57095644A JPS58213371A (ja) | 1982-06-04 | 1982-06-04 | デ−タ処理システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58213371A true JPS58213371A (ja) | 1983-12-12 |
Family
ID=14143210
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57095644A Pending JPS58213371A (ja) | 1982-06-04 | 1982-06-04 | デ−タ処理システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58213371A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61101864A (ja) * | 1984-10-24 | 1986-05-20 | Nec Corp | プログラム制御方式 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5789128A (en) * | 1980-11-25 | 1982-06-03 | Hitachi Ltd | Controlling system for information interchange |
-
1982
- 1982-06-04 JP JP57095644A patent/JPS58213371A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5789128A (en) * | 1980-11-25 | 1982-06-03 | Hitachi Ltd | Controlling system for information interchange |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61101864A (ja) * | 1984-10-24 | 1986-05-20 | Nec Corp | プログラム制御方式 |
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