JPH0454391B2 - - Google Patents
Info
- Publication number
- JPH0454391B2 JPH0454391B2 JP15551682A JP15551682A JPH0454391B2 JP H0454391 B2 JPH0454391 B2 JP H0454391B2 JP 15551682 A JP15551682 A JP 15551682A JP 15551682 A JP15551682 A JP 15551682A JP H0454391 B2 JPH0454391 B2 JP H0454391B2
- Authority
- JP
- Japan
- Prior art keywords
- basic cell
- basic
- cell column
- column
- master chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 15
- 230000002093 peripheral effect Effects 0.000 claims 1
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012356 Product development Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関する。
従来、ゲートアレイを有するマスター・スライ
ス方式の半導体装置としては第1図に示すものが
知られている。図中の1のマスターチツプであ
る。このマスターチツプ1上には、Logic作成部
としての複数の基本セル列2…が該基本セル列
2,2間の接続のための配線を形成する配線領域
3を挟んで行方向(横方向)に設けられている。
この基本セル列2は、第2図aに示す如く、Pチ
ヤネルのMOS型トランジスタ41,42からなる
第1のトランジスタ対とNチヤネルのMOS型ト
ランジスタ51,52からなる第2のトランジスタ
対を対とした基本セル6を列方向(縦方向)に一
列に並べたものである。なお、第2図a、bにお
いて、7は1層目のAl配線を、81,82,83は
2層目のAl配線を、9は1層目のAl配線7のコ
ンタクトを、10は1層目のAl配線7と2層目
のAl配線81,82,83とのコンタクトを示し、
第1、第2のトランジスタ対中のトランジスタ4
1,51の夫々の多結晶シリコンからなるゲート電
極は共通となつている。そして、前記基本セル6
は、例えば第2図bに示す如く2入力のNAND
回路を構成している。
ス方式の半導体装置としては第1図に示すものが
知られている。図中の1のマスターチツプであ
る。このマスターチツプ1上には、Logic作成部
としての複数の基本セル列2…が該基本セル列
2,2間の接続のための配線を形成する配線領域
3を挟んで行方向(横方向)に設けられている。
この基本セル列2は、第2図aに示す如く、Pチ
ヤネルのMOS型トランジスタ41,42からなる
第1のトランジスタ対とNチヤネルのMOS型ト
ランジスタ51,52からなる第2のトランジスタ
対を対とした基本セル6を列方向(縦方向)に一
列に並べたものである。なお、第2図a、bにお
いて、7は1層目のAl配線を、81,82,83は
2層目のAl配線を、9は1層目のAl配線7のコ
ンタクトを、10は1層目のAl配線7と2層目
のAl配線81,82,83とのコンタクトを示し、
第1、第2のトランジスタ対中のトランジスタ4
1,51の夫々の多結晶シリコンからなるゲート電
極は共通となつている。そして、前記基本セル6
は、例えば第2図bに示す如く2入力のNAND
回路を構成している。
しかしながら、前述した構造の半導体装置は以
下に示す欠点をもつていた。
下に示す欠点をもつていた。
基本セル6においては、PチヤネルのMOS
型トランジスタ41,42からなる第1のトラン
ジスタ対とNチヤネルのMOS型トランジスタ
51,52からなる第2のトランジスタ対が対と
なつている。したがつて、NOR、NAND等の
論理Gateは基本セル6からなる基本セル列2
内でしか構成できず、各々の基本セル列2…間
の接続には配線領域3を必要とする。しかし
て、この配線領域3における配線のチヤネル数
は、多数の配線を必要とすることを考慮して決
定しているため、一般に大きな面積を必要とす
る。このようなことから、第1図示の半導体装
置の状態から製品開発を行なうと、配線領域3
に実際に使用に寄与されない無駄な領域が多く
できる。また製品によつては、十分な配線領域
を用意してあつても配線不可能となる場合もあ
る。(配線Channel over、) 基本セル列2…及び基本セル列2内の基本セ
ル6…の数は予め決まつているから、物理的に
実現し得ないシステムが発生することがある。
また、この問題点を解消するためにマスターチ
ツプ1の領域を大きくして基本セル6の数を増
やす方法が考えられるが、こうした場合、基本
セル6から構成される基本セル列2…間の配線
領域3の面積も大きくなつてマスターチツプ1
が第1図図示の場合と比べて著しく大きくなる
という欠点がある。
型トランジスタ41,42からなる第1のトラン
ジスタ対とNチヤネルのMOS型トランジスタ
51,52からなる第2のトランジスタ対が対と
なつている。したがつて、NOR、NAND等の
論理Gateは基本セル6からなる基本セル列2
内でしか構成できず、各々の基本セル列2…間
の接続には配線領域3を必要とする。しかし
て、この配線領域3における配線のチヤネル数
は、多数の配線を必要とすることを考慮して決
定しているため、一般に大きな面積を必要とす
る。このようなことから、第1図示の半導体装
置の状態から製品開発を行なうと、配線領域3
に実際に使用に寄与されない無駄な領域が多く
できる。また製品によつては、十分な配線領域
を用意してあつても配線不可能となる場合もあ
る。(配線Channel over、) 基本セル列2…及び基本セル列2内の基本セ
ル6…の数は予め決まつているから、物理的に
実現し得ないシステムが発生することがある。
また、この問題点を解消するためにマスターチ
ツプ1の領域を大きくして基本セル6の数を増
やす方法が考えられるが、こうした場合、基本
セル6から構成される基本セル列2…間の配線
領域3の面積も大きくなつてマスターチツプ1
が第1図図示の場合と比べて著しく大きくなる
という欠点がある。
本発明は上記事情に鑑みてなされたもので、マ
スターチツプを平面的に大きくすることなく、該
マスターチツプに従来より多くの基本セルを設け
ることができ、かつ実現し得るシステムの大きさ
がマスターチツプの大きさによつて決定されるこ
とを最少に押えた半導体装置を提供することを目
的とするものである。
スターチツプを平面的に大きくすることなく、該
マスターチツプに従来より多くの基本セルを設け
ることができ、かつ実現し得るシステムの大きさ
がマスターチツプの大きさによつて決定されるこ
とを最少に押えた半導体装置を提供することを目
的とするものである。
現在、ゲートアレーの製品を開発するに当り、
ユーザーに対してはマスターチツプとこのマスタ
ーチツプによつて決定されるNAND、NOR等の
Logic(Library)を用意している。しかし、従来
の基本セルを使用する場合は、一般に基本セルの
左側にPチヤネル、右側にNチヤネルを置いた場
合でのLibraryの使用法しかない。そこで、本発
明者は、マスターチツプの周縁部を除く部分に、
第1の基本セル列と第2の基本セル列からなる基
本セル列対を行方向に複数個形成して、第1の基
本セル列を複数の第1導電型のトランジスタから
なる第1の基本セルを列方向に並べて構成すると
共に第2の基本セル列を複数の第2導電型のトラ
ンジスタからなる第2の基本セルを列方向に並べ
るとともに、第1・第2の基本セル列を交互に順
次配列し、更に第1又は第2の基本セル列の少な
くとも一部を配線領域として用いる構成とするこ
とによつて、Pチヤネル、Nチヤネルを夫々有す
る従来の基本セル1/2ビツチで配線領域を可変す
ると共に、一部がLogic作成部となる第1、第2
の基本セル列も可変にしてマスター設計により実
現し得るシステムが決定されるのを最小に押える
ことを図つた。
ユーザーに対してはマスターチツプとこのマスタ
ーチツプによつて決定されるNAND、NOR等の
Logic(Library)を用意している。しかし、従来
の基本セルを使用する場合は、一般に基本セルの
左側にPチヤネル、右側にNチヤネルを置いた場
合でのLibraryの使用法しかない。そこで、本発
明者は、マスターチツプの周縁部を除く部分に、
第1の基本セル列と第2の基本セル列からなる基
本セル列対を行方向に複数個形成して、第1の基
本セル列を複数の第1導電型のトランジスタから
なる第1の基本セルを列方向に並べて構成すると
共に第2の基本セル列を複数の第2導電型のトラ
ンジスタからなる第2の基本セルを列方向に並べ
るとともに、第1・第2の基本セル列を交互に順
次配列し、更に第1又は第2の基本セル列の少な
くとも一部を配線領域として用いる構成とするこ
とによつて、Pチヤネル、Nチヤネルを夫々有す
る従来の基本セル1/2ビツチで配線領域を可変す
ると共に、一部がLogic作成部となる第1、第2
の基本セル列も可変にしてマスター設計により実
現し得るシステムが決定されるのを最小に押える
ことを図つた。
本発明の1実施例を第3図を参照して説明す
る。
る。
図中の11はマスターチツプである。このマス
ターチツプの周縁部には、一部がLogic(論理
Gate)作成部(斜線部分)12…となる第1の
基本セル列131…及び第2の基本セル列132…
が順次交互に間断なく並設されている。前記第1
の基本セル列131は、第4図aに示す如く垂直
方向の中心線Aにより左右対称となるトランジス
タ群を形成するPチヤネルのMOS型トランジス
タ141,142からなる第1の基本セル151…
を列方向に(縦方向)に順次並設したものであ
る。また、第2の基本セル列132は、第4図b
に示す如く垂直方向の中心線Bにより左右対称と
なるトランジスタ群を形成するNチヤネルの
MOS型トランジスタ161,162からなる第2
の基本セル152…を列方向(縦方向)に順次並
設したものである。なお、PチヤネルのMOS型
トランジスタ141,142からなるトランジスタ
群とNチヤネルのMOS型トランジスタ161,1
62からなるトランジスタ群の夫々のゲート電極
は分離されている。前記マスターチツプ1の左か
らx番目の第1の基本セル列131、(x+1)番
目(但し、xは自然数)の第2の基本セル列13
2中のマスターチツプ1の上から同数番目の各基
本セル151,152は対になつている。
ターチツプの周縁部には、一部がLogic(論理
Gate)作成部(斜線部分)12…となる第1の
基本セル列131…及び第2の基本セル列132…
が順次交互に間断なく並設されている。前記第1
の基本セル列131は、第4図aに示す如く垂直
方向の中心線Aにより左右対称となるトランジス
タ群を形成するPチヤネルのMOS型トランジス
タ141,142からなる第1の基本セル151…
を列方向に(縦方向)に順次並設したものであ
る。また、第2の基本セル列132は、第4図b
に示す如く垂直方向の中心線Bにより左右対称と
なるトランジスタ群を形成するNチヤネルの
MOS型トランジスタ161,162からなる第2
の基本セル152…を列方向(縦方向)に順次並
設したものである。なお、PチヤネルのMOS型
トランジスタ141,142からなるトランジスタ
群とNチヤネルのMOS型トランジスタ161,1
62からなるトランジスタ群の夫々のゲート電極
は分離されている。前記マスターチツプ1の左か
らx番目の第1の基本セル列131、(x+1)番
目(但し、xは自然数)の第2の基本セル列13
2中のマスターチツプ1の上から同数番目の各基
本セル151,152は対になつている。
しかして、前述した構造の半導体装置によれ
ば、従来の如くマスターチツプ上に配線領域を介
して基本セル列を設けるのではなく該マスターチ
ツプに第1,第2の基本セル列131,132を順
次交互に設けているため、従来と同面積のマスタ
ーチツプ11上により多い第1,第2の基本セル
列131,132を並設し、マスタチツプ11の集
積度を向上することができるとともに、第1図図
示の半導体装置を比べ配線領域の可変しうるピツ
チを1/2基本セル列とできるため、従来と比べマ
スターチツプの大きさによりシステムの大きさが
決定されるのを低減することができる。また、同
様な考え方により、システムの大きさに対応する
目的で従来のようにマスターチツプの大きさを大
きくする必要がない。
ば、従来の如くマスターチツプ上に配線領域を介
して基本セル列を設けるのではなく該マスターチ
ツプに第1,第2の基本セル列131,132を順
次交互に設けているため、従来と同面積のマスタ
ーチツプ11上により多い第1,第2の基本セル
列131,132を並設し、マスタチツプ11の集
積度を向上することができるとともに、第1図図
示の半導体装置を比べ配線領域の可変しうるピツ
チを1/2基本セル列とできるため、従来と比べマ
スターチツプの大きさによりシステムの大きさが
決定されるのを低減することができる。また、同
様な考え方により、システムの大きさに対応する
目的で従来のようにマスターチツプの大きさを大
きくする必要がない。
以上詳述した如く本発明によれば、従来と同面
積のマスターチツプを用いて従来と比べて一層多
いトランジスタを形成でき、実現しうるシステム
の大きさがマスターチツプの大きさにより限定さ
れるのを低減化した半導体装置を提供できるもの
である。
積のマスターチツプを用いて従来と比べて一層多
いトランジスタを形成でき、実現しうるシステム
の大きさがマスターチツプの大きさにより限定さ
れるのを低減化した半導体装置を提供できるもの
である。
第1図は従来の半導体装置の平面図、第2図a
は第1図図示の半導体装置の基本セル列を構成す
る基本セルの平面図、同図bは同図aの回路図、
第3図は本発明の1実施例を示す半導体装置の平
面図、第4図aは第3図図示の半導体装置の第1
の基本セル列を構成する複数のPチヤネルの
MOS型トランジスタ(第1の基本セル)の平面
図、同図bは同半導体装置の第2の基本セル列を
構成する複数のNチヤネルのMOS型トランジス
タ(第2の基本セル)の平面図である。 11……マスターチツプ、12……Logic作成
部、131,132……基本セル列、141,14
2,161,162……MOS型トランジスタ、15
1,152……基本セル。
は第1図図示の半導体装置の基本セル列を構成す
る基本セルの平面図、同図bは同図aの回路図、
第3図は本発明の1実施例を示す半導体装置の平
面図、第4図aは第3図図示の半導体装置の第1
の基本セル列を構成する複数のPチヤネルの
MOS型トランジスタ(第1の基本セル)の平面
図、同図bは同半導体装置の第2の基本セル列を
構成する複数のNチヤネルのMOS型トランジス
タ(第2の基本セル)の平面図である。 11……マスターチツプ、12……Logic作成
部、131,132……基本セル列、141,14
2,161,162……MOS型トランジスタ、15
1,152……基本セル。
Claims (1)
- 【特許請求の範囲】 1 ゲートアレイを有するマスター・スライス配
線方式の半導体装置において、 マスターチツプの周縁部を除く部分に、第1導
電型のトランジスタからなる第1の基本セルを複
数個列方向に並べて構成する第1の基本セル列
と、第2導電型のトランジスタからなる第2の基
本セルを複数個列方向に並べて構成する第2の基
本セル列とを配列し、しかも前記第1の基本セル
列と第2の基本セル列とを行方向に順次交互に並
設し、前記第1の基本セル列又は第2の基本セル
列の一部をロジツク作成部とし、更に前記ロジツ
ク作成部を除く少なくとも前記第1の基本セル列
と第2の基本セル列の一部を配線領域として用い
ることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15551682A JPS5944860A (ja) | 1982-09-07 | 1982-09-07 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15551682A JPS5944860A (ja) | 1982-09-07 | 1982-09-07 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5944860A JPS5944860A (ja) | 1984-03-13 |
JPH0454391B2 true JPH0454391B2 (ja) | 1992-08-31 |
Family
ID=15607759
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15551682A Granted JPS5944860A (ja) | 1982-09-07 | 1982-09-07 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5944860A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61100947A (ja) * | 1984-10-22 | 1986-05-19 | Toshiba Corp | 半導体集積回路装置 |
US4884118A (en) * | 1986-05-19 | 1989-11-28 | Lsi Logic Corporation | Double metal HCMOS compacted array |
JPH0831578B2 (ja) * | 1986-06-19 | 1996-03-27 | 日本電気株式会社 | マスタ−スライス方式のゲ−トアレ−半導体集積回路装置 |
DE10128580B4 (de) * | 2001-06-13 | 2006-04-13 | Infineon Technologies Ag | Schaltungsanordnung mit einer Mehrzahl von Transistoren zweier unterschiedlicher Leitfähigkeitstypen |
-
1982
- 1982-09-07 JP JP15551682A patent/JPS5944860A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5944860A (ja) | 1984-03-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0133958B1 (en) | A masterslice semiconductor device | |
EP0131463B1 (en) | Masterslice semiconductor device | |
JPH0516188B2 (ja) | ||
JPS5819144B2 (ja) | 読み出し専用記憶装置 | |
US4999698A (en) | Interconnection arrangement for a gate array | |
EP0523967B1 (en) | Transistor arrangement for forming basic cell of master-slice type semiconductor integrated circuit device and master-slice type semiconductor integrated circuit device | |
JPH0243349B2 (ja) | ||
US5182727A (en) | Array layout structure for implementing large high-density address decoders for gate array memories | |
JPH0454391B2 (ja) | ||
JPS5944859A (ja) | 基本セル | |
JPH0252428B2 (ja) | ||
JPH036667B2 (ja) | ||
JP2868016B2 (ja) | ゲートアレイの基本セル | |
JPH0329187B2 (ja) | ||
JPS6135535A (ja) | マスタ−スライス集積回路装置 | |
JPH02106966A (ja) | 半導体記憶装置 | |
JPS61107741A (ja) | 半導体集積回路装置 | |
JP2679034B2 (ja) | 半導体集積装置 | |
JPS63311740A (ja) | 半導体集積回路装置 | |
EP0288688A2 (en) | Porous circuit macro for semiconductor integrated circuits | |
JP2862655B2 (ja) | 半導体記憶装置 | |
JPS58200570A (ja) | 半導体集積回路装置 | |
JPH01152642A (ja) | 半導体集積回路 | |
JPH0828481B2 (ja) | ゲ−トアレイマスタスライス集積回路装置 | |
JPS6239571B2 (ja) |