JPS62285469A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62285469A JPS62285469A JP12820986A JP12820986A JPS62285469A JP S62285469 A JPS62285469 A JP S62285469A JP 12820986 A JP12820986 A JP 12820986A JP 12820986 A JP12820986 A JP 12820986A JP S62285469 A JPS62285469 A JP S62285469A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- wafer
- fixed charges
- semiconductor device
- heat treatment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 229910052731 fluorine Inorganic materials 0.000 claims abstract description 6
- 239000012535 impurity Substances 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims abstract description 5
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims abstract description 4
- 239000011737 fluorine Substances 0.000 claims abstract description 4
- 238000010438 heat treatment Methods 0.000 abstract description 7
- 238000009826 distribution Methods 0.000 abstract description 6
- 238000005468 ion implantation Methods 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 238000000137 annealing Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 239000012298 atmosphere Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
(産業上の利用分野)
本発明は、半導体装置の製造方法に係り、特に、ゲート
酸化膜中の固定電荷の低減方法に関するものである。
酸化膜中の固定電荷の低減方法に関するものである。
(従来の技術)
従来、DRAM (Oynaw+ic RAM )等の
MOSトランジスタ素子のゲート絶縁膜として使用され
る、シリコン基板を熱酸化して得られる酸化膜において
は、正の固定電荷を10”〜IQ”em−”程度含んで
いて、多結晶シリコン電極形成直後のフラットバンド電
圧(flat−band voltage) Vtbと
酸化膜の膜厚Tollの関係は第2図の○印のようにな
っている。また、800℃N2雰囲気で30分アニール
すると第2図のx印のような特性を示し、例えば、80
0人程度の厚い酸化膜では0.4v程度もフラットバン
ド電圧vtbの値が負にシフトして固定電荷(通常圧の
電荷を有する)が増加していることがわかる。つまり、
第2図のグラフの傾きが大きい程固定電荷は大きい。そ
して、固定電荷は熱処理に対して不安定である。更に、
多結晶シリコン電極形成直後におけるウェハ内の分布は
、つまり、酸化膜が略800人の場合ウェハのTOPか
らO,F、 (オリフラ)間の位置に対応したフラット
バンド電圧vtb値は、第3図に示されるように、0.
2v程度もばらついている。
MOSトランジスタ素子のゲート絶縁膜として使用され
る、シリコン基板を熱酸化して得られる酸化膜において
は、正の固定電荷を10”〜IQ”em−”程度含んで
いて、多結晶シリコン電極形成直後のフラットバンド電
圧(flat−band voltage) Vtbと
酸化膜の膜厚Tollの関係は第2図の○印のようにな
っている。また、800℃N2雰囲気で30分アニール
すると第2図のx印のような特性を示し、例えば、80
0人程度の厚い酸化膜では0.4v程度もフラットバン
ド電圧vtbの値が負にシフトして固定電荷(通常圧の
電荷を有する)が増加していることがわかる。つまり、
第2図のグラフの傾きが大きい程固定電荷は大きい。そ
して、固定電荷は熱処理に対して不安定である。更に、
多結晶シリコン電極形成直後におけるウェハ内の分布は
、つまり、酸化膜が略800人の場合ウェハのTOPか
らO,F、 (オリフラ)間の位置に対応したフラット
バンド電圧vtb値は、第3図に示されるように、0.
2v程度もばらついている。
(発明が解決しようとする問題点)
以上述べたように、従来のゲート酸化膜の固定電荷は熱
処理に対して不安定であり、ウェハ内分布もばらついて
おりトランジスタの闇値電圧V。
処理に対して不安定であり、ウェハ内分布もばらついて
おりトランジスタの闇値電圧V。
等の特性のばらつきの原因の一つとなっていた。
本発明は、以上述べた固定電荷の熱処理に対する不安定
性、ウェハ内でのばらつきを低減し、しかも、固定電荷
自体も簡単に低減し得る半導体装置の製造方法を提供す
ることにある。
性、ウェハ内でのばらつきを低減し、しかも、固定電荷
自体も簡単に低減し得る半導体装置の製造方法を提供す
ることにある。
(問題点を解決するための手段)
本発明は、ゲート電極形成方法において、ゲート酸化膜
へ不純物F(フッ素)を導入することにより、固定電荷
を低減するようにしたものである。
へ不純物F(フッ素)を導入することにより、固定電荷
を低減するようにしたものである。
(作用)
本発明によれば、ゲート電極を形成するに際し、ゲート
酸化膜へ不純物F(フッ素)を導入することにより、固
定電荷を低減する。従って、熱処理による固定電荷の不
安定性を低減し、容易にウェハ内分布のばらつきを小さ
くすることができる。
酸化膜へ不純物F(フッ素)を導入することにより、固
定電荷を低減する。従って、熱処理による固定電荷の不
安定性を低減し、容易にウェハ内分布のばらつきを小さ
くすることができる。
(実施例)
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第1図は本発明の実施例を示す半導体装置の製造工程断
面図である。
面図である。
まず、第1図(a)に示されるように、P型又はN型ソ
リコン基板1上4.jA度800〜1ooo℃、Dry
。
リコン基板1上4.jA度800〜1ooo℃、Dry
。
WetO□雰囲気で膜厚100〜800人のゲート酸化
膜となる熱シリコン酸化膜2を形成する。
膜となる熱シリコン酸化膜2を形成する。
次に、第1図(b)に示されるように、エネルギー20
〜40KeVのイオン打ち込み法により、酸化膜の単位
体積当たりの濃度が1019〜10”elm−’になる
ように不純物Fを酸化膜2中に注入する。なお、酸化膜
が薄い場合は、エネルギーを小さくする必要がある。と
ころが、イオン打ち込みにより酸化膜は損傷を受け、光
学的な屈折率は1.36となってしまう。そこで、注入
後、イオン打ち込みによるダメージ回復のため、100
0℃で30〜60分N、雰囲気でアニールを行う。この
アニールにより酸化膜の光学的な屈折率は1.46にな
り、ダメージは十分に回復する。
〜40KeVのイオン打ち込み法により、酸化膜の単位
体積当たりの濃度が1019〜10”elm−’になる
ように不純物Fを酸化膜2中に注入する。なお、酸化膜
が薄い場合は、エネルギーを小さくする必要がある。と
ころが、イオン打ち込みにより酸化膜は損傷を受け、光
学的な屈折率は1.36となってしまう。そこで、注入
後、イオン打ち込みによるダメージ回復のため、100
0℃で30〜60分N、雰囲気でアニールを行う。この
アニールにより酸化膜の光学的な屈折率は1.46にな
り、ダメージは十分に回復する。
その後、第1図(c)に示されるように、例えば、多結
晶シリコン電橋4、A+電極、W、Ti、ポリサイド電
極等を形成する。
晶シリコン電橋4、A+電極、W、Ti、ポリサイド電
極等を形成する。
第4図は多結晶ソリコン電極の場合の結果を示した特性
図である。ここで、図の○印は電極形成直後のフラット
バンド電圧vrbの値であり、8o。
図である。ここで、図の○印は電極形成直後のフラット
バンド電圧vrbの値であり、8o。
℃N2雰囲気30分アニールした結果はX印、900℃
N2雰囲気30分アニールした結果はΔ印であり、この
図から明らかなように、固定電荷は低減している。
N2雰囲気30分アニールした結果はΔ印であり、この
図から明らかなように、固定電荷は低減している。
また、第5図は800人程度の酸化膜でのフラットバン
ド電圧vtbのウェハ内分布、つまり、ウェハのTOP
からO,F、 (オリフラ)間の位置に対応した特性図
であり、この図から明らかなように、従来のもの(第3
図参照)に比べて、ウェハ内におけるばらつきが小さく
なっている。
ド電圧vtbのウェハ内分布、つまり、ウェハのTOP
からO,F、 (オリフラ)間の位置に対応した特性図
であり、この図から明らかなように、従来のもの(第3
図参照)に比べて、ウェハ内におけるばらつきが小さく
なっている。
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
(発明の効果)
以上、詳細に説明したように、本発明によれば、ゲート
酸化膜に不純物Fをイオン打ち込み法によって導入する
工程を付加するだけで、固定電荷の低減、熱処理による
固定電荷の不安定性を低減でき、容易にウェハ内分布の
ばらつきを小さくすることができる。
酸化膜に不純物Fをイオン打ち込み法によって導入する
工程を付加するだけで、固定電荷の低減、熱処理による
固定電荷の不安定性を低減でき、容易にウェハ内分布の
ばらつきを小さくすることができる。
第1図は本発明に係る半導体装置の製造工程断面図、第
2図は従来の半導体装置の酸化膜の膜厚対フラットバン
ド電圧の特性図、第3図は従来のウェハ内位1対フラッ
トバンド電圧の特性図、第4図は本発明の半導体装置の
酸化膜の膜厚対フラットバンド電圧の特性図、第5図は
本発明のウェハ内位1対フラットバンド電圧の特性図で
ある。 ■・・・シリコン基板、2・・・熱シリコン酸化膜、4
・・・多結晶シリコン電極。
2図は従来の半導体装置の酸化膜の膜厚対フラットバン
ド電圧の特性図、第3図は従来のウェハ内位1対フラッ
トバンド電圧の特性図、第4図は本発明の半導体装置の
酸化膜の膜厚対フラットバンド電圧の特性図、第5図は
本発明のウェハ内位1対フラットバンド電圧の特性図で
ある。 ■・・・シリコン基板、2・・・熱シリコン酸化膜、4
・・・多結晶シリコン電極。
Claims (1)
- ゲート酸化膜に不純物フッ素を導入して、固定電荷を
低減するようにしたことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12820986A JPS62285469A (ja) | 1986-06-04 | 1986-06-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12820986A JPS62285469A (ja) | 1986-06-04 | 1986-06-04 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62285469A true JPS62285469A (ja) | 1987-12-11 |
Family
ID=14979180
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12820986A Pending JPS62285469A (ja) | 1986-06-04 | 1986-06-04 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62285469A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5523240A (en) * | 1990-05-29 | 1996-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor with a halogen doped blocking layer |
KR101157747B1 (ko) | 2010-01-14 | 2012-06-25 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 불소 부동태화 방법 및 장치 |
-
1986
- 1986-06-04 JP JP12820986A patent/JPS62285469A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5523240A (en) * | 1990-05-29 | 1996-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor with a halogen doped blocking layer |
US6607947B1 (en) | 1990-05-29 | 2003-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device with fluorinated layer for blocking alkali ions |
KR101157747B1 (ko) | 2010-01-14 | 2012-06-25 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 불소 부동태화 방법 및 장치 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0451071B2 (ja) | ||
JPH0377329A (ja) | 半導体装置の製造方法 | |
JPH10178170A (ja) | 半導体装置及びその製造方法 | |
KR100367740B1 (ko) | 반도체 소자의 게이트 산화막 제조방법 | |
JPH0629314A (ja) | 半導体装置及びその製造方法 | |
JPS62285469A (ja) | 半導体装置の製造方法 | |
JPS63261880A (ja) | 薄膜トランジスタの製造方法 | |
JP3054422B2 (ja) | 半導体装置の製造方法 | |
JP3417665B2 (ja) | 半導体装置の製造方法 | |
JPS62285470A (ja) | 半導体装置の製造方法 | |
JPH07193059A (ja) | 半導体装置の製造方法 | |
JP3338915B2 (ja) | 半導体装置の製造方法 | |
JPS62200755A (ja) | 半導体装置の製造方法 | |
US6670231B2 (en) | Method of forming a dielectric layer in a semiconductor device | |
JP2766492B2 (ja) | Mos技術で集積キャパシタを製造するための方法 | |
JPS60193333A (ja) | 半導体装置の製造方法 | |
JP3453764B2 (ja) | 半導体装置の製造方法 | |
JPH0393233A (ja) | 半導体装置の製造方法 | |
JPH06350049A (ja) | 半導体装置およびその製造方法 | |
JP3260485B2 (ja) | 半導体装置の製造方法 | |
JP2924069B2 (ja) | Mis型半導体装置の製造方法 | |
JP2976838B2 (ja) | 半導体装置の製造方法 | |
JPH02246374A (ja) | 半導体記憶装置およびその製造方法 | |
JPS6148791B2 (ja) | ||
JP2990806B2 (ja) | 半導体装置の製造方法 |