JPS639670B2 - - Google Patents
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- JPS639670B2 JPS639670B2 JP2663880A JP2663880A JPS639670B2 JP S639670 B2 JPS639670 B2 JP S639670B2 JP 2663880 A JP2663880 A JP 2663880A JP 2663880 A JP2663880 A JP 2663880A JP S639670 B2 JPS639670 B2 JP S639670B2
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
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Description
【発明の詳細な説明】
本発明は半導体装置に係り、特に安定な阻止特
性を有する大電力用高耐圧半導体装置に関する。
性を有する大電力用高耐圧半導体装置に関する。
サイリスタは３個以上のpn接合を有し、電気
的、光学的等のトリガ手段により電流阻止状態か
ら導通状態への切換え、また電気的手段によりそ
の逆の切換えを行うことのできる半導体装置であ
る。
的、光学的等のトリガ手段により電流阻止状態か
ら導通状態への切換え、また電気的手段によりそ
の逆の切換えを行うことのできる半導体装置であ
る。
その一典型を図面により説明する。
一般的な製法に習つて出発素材の半導体ウエハ
の導電型をｎ型としたpnpn構造のサイリスタに
ついて説明する。
の導電型をｎ型としたpnpn構造のサイリスタに
ついて説明する。
第１図において、半導体基体１０はその一方の
主表面１０１に露出するｐ型エミツタpE層１、ｐ
型エミツタ層１に隣接するｎ型ベースnB層２、ｎ
型ベース層２に隣接しｐ型ベースpB層３と共に半
導体基体１０の他方の主表面１０２に露出するｎ
型エミツタnE層４から構成されている。ｐ型エミ
ツタ層１とｎ型ベース層２との間、ｎ型ベース層
２とｐ型ベース層３との間およびｐ型ベース層３
とｎ型エミツタ層４との間にはそれぞれpn接合
J1，J2，J3が形成され、J1およびJ2は半導体基体
１０の側面１０３に、J3は他の主表面１０２に終
端している。半導体基体１０の一方の主表面１０
１上、他方の主表面１０２上でｐ型ベース層３の
露出部の一部にはそれぞれ主電極であるアノード
電極５、カソード電極６、および制御電極７が形
成されている。アノード電極５は脆弱な半導体ウ
エハの保護をも兼ねる。さらに、ｎエミツタ層４
とｐベース層３との間のpn接合J3は領域４１にお
いて部分的にカソード電極６によつて短絡されて
シヨート・エミツタ構造がとられており、カソー
ド電極６の最外周はｐベース層３に短絡されるよ
うに領域４２において周辺短絡構造となつてい
る。従つて半導体基体１０の端部領域４００は
pnp構造となつている。
主表面１０１に露出するｐ型エミツタpE層１、ｐ
型エミツタ層１に隣接するｎ型ベースnB層２、ｎ
型ベース層２に隣接しｐ型ベースpB層３と共に半
導体基体１０の他方の主表面１０２に露出するｎ
型エミツタnE層４から構成されている。ｐ型エミ
ツタ層１とｎ型ベース層２との間、ｎ型ベース層
２とｐ型ベース層３との間およびｐ型ベース層３
とｎ型エミツタ層４との間にはそれぞれpn接合
J1，J2，J3が形成され、J1およびJ2は半導体基体
１０の側面１０３に、J3は他の主表面１０２に終
端している。半導体基体１０の一方の主表面１０
１上、他方の主表面１０２上でｐ型ベース層３の
露出部の一部にはそれぞれ主電極であるアノード
電極５、カソード電極６、および制御電極７が形
成されている。アノード電極５は脆弱な半導体ウ
エハの保護をも兼ねる。さらに、ｎエミツタ層４
とｐベース層３との間のpn接合J3は領域４１にお
いて部分的にカソード電極６によつて短絡されて
シヨート・エミツタ構造がとられており、カソー
ド電極６の最外周はｐベース層３に短絡されるよ
うに領域４２において周辺短絡構造となつてい
る。従つて半導体基体１０の端部領域４００は
pnp構造となつている。
シヨート・エミツタ構造および周辺短絡構造は
いずれもサイリスタの阻止特性を向上するための
公知技術である。ここでサイリスタの阻止特性と
は、アノード電極５とカソード電極６との間に電
圧を印加したとき、J1またはJ2接合が逆バイアス
状態（これを阻止状態という。）になり、このと
きどれだけ高い電圧を出来るだけ少ないもれ電流
で阻止できうるかの能力をいう。半導体基体１０
の内部で高い電圧を阻止することができても、表
面での阻止能力は内部より劣るのが通常である。
これは表面での電界強度が内部に比べて高くな
り、そのため雪崩破壊がおこるためである。これ
を除去するためには表面電界強度を内部に比べて
低くすることが必要である。表面電界強度を下げ
るためには表面での空乏層のひろがりを大きくす
ることで達成できる。
いずれもサイリスタの阻止特性を向上するための
公知技術である。ここでサイリスタの阻止特性と
は、アノード電極５とカソード電極６との間に電
圧を印加したとき、J1またはJ2接合が逆バイアス
状態（これを阻止状態という。）になり、このと
きどれだけ高い電圧を出来るだけ少ないもれ電流
で阻止できうるかの能力をいう。半導体基体１０
の内部で高い電圧を阻止することができても、表
面での阻止能力は内部より劣るのが通常である。
これは表面での電界強度が内部に比べて高くな
り、そのため雪崩破壊がおこるためである。これ
を除去するためには表面電界強度を内部に比べて
低くすることが必要である。表面電界強度を下げ
るためには表面での空乏層のひろがりを大きくす
ることで達成できる。
このため従来では、半導体基体１０の端部側面
１０３を例えば、２段ベベル形状、Σ字形状など
各種形状に加工することが行われていた。しか
し、J1，J2接合が端部側面１０３に露出されてい
るため、外部よりの汚染、不純物イオンなどの付
着を防ぐために表面安定化膜２００（以下、これ
をパツシベーシヨン材と呼ぶ。）が塗布されなけ
ればならなかつた。ところが、これまでのサイリ
スタでは以下に述べる問題点がある。
１０３を例えば、２段ベベル形状、Σ字形状など
各種形状に加工することが行われていた。しか
し、J1，J2接合が端部側面１０３に露出されてい
るため、外部よりの汚染、不純物イオンなどの付
着を防ぐために表面安定化膜２００（以下、これ
をパツシベーシヨン材と呼ぶ。）が塗布されなけ
ればならなかつた。ところが、これまでのサイリ
スタでは以下に述べる問題点がある。
サイリスタでは高い阻止電圧が印加されその状
態が長時間維持された場合、もれ電流が異常に増
大し阻止特性が著しく劣化し、最悪の事態では熱
暴走してサイリスタが破壊する。
態が長時間維持された場合、もれ電流が異常に増
大し阻止特性が著しく劣化し、最悪の事態では熱
暴走してサイリスタが破壊する。
かかる問題点について従来は半導体基体内部の
現象ではなく、パツシベーシヨン材に関連して半
導体１０の端部側面に起因する問題として考える
ことが一般に受け入れられている。このため、パ
ツシベーシヨン材の材質自体の検討および端部側
面の化学的処理方法の検討などがなされ、その成
果の一部が提案されている。
現象ではなく、パツシベーシヨン材に関連して半
導体１０の端部側面に起因する問題として考える
ことが一般に受け入れられている。このため、パ
ツシベーシヨン材の材質自体の検討および端部側
面の化学的処理方法の検討などがなされ、その成
果の一部が提案されている。
しかし、劣化原因の具体的なモデルおよび解決
案については第１図に例示された実装置に近い構
造で詳細に調べて提出されるまでには至らず、し
かもパツシベーシヨン材の材質および製造プロセ
スの観点から離れて構造の面から上記問題点を解
決した半導体装置はこれまで存在しなかつた。
案については第１図に例示された実装置に近い構
造で詳細に調べて提出されるまでには至らず、し
かもパツシベーシヨン材の材質および製造プロセ
スの観点から離れて構造の面から上記問題点を解
決した半導体装置はこれまで存在しなかつた。
本発明の目的は、上述した従来の欠点を除去
し、具体的に言えば阻止電圧が長期にわたり印加
されても、もれ電流が増大することなく、信頼性
の高い阻止能力を有する半導体装置を提供するこ
とである。
し、具体的に言えば阻止電圧が長期にわたり印加
されても、もれ電流が増大することなく、信頼性
の高い阻止能力を有する半導体装置を提供するこ
とである。
上記目的を達成する本発明半導体装置の特徴と
するところは、少なくとも１個のpn接合が半導
体基体の側面に露出しており、半導体基体の一方
の主表面に第１の主電極を低抵抗接触させてお
り、上記半導体基体の他方の主表面に第２の主電
極を低抵抗接触させているものにおいて、上記半
導体基体の一方の主表面側に、この主表面の周縁
より突出しかつ上記第１の主電極と電気的に接続
された第１の集電電極を設け、上記半導体基体の
他方の主表面側に、この主表面の周縁より突出し
かつ上記第２の主電極と電気的に接続された第２
の集電電極を設け、上記第１の集電電極から上記
第２の集電電極にかけて上記側面を覆うようにパ
ツシベーシヨン材を設けていることにある。
するところは、少なくとも１個のpn接合が半導
体基体の側面に露出しており、半導体基体の一方
の主表面に第１の主電極を低抵抗接触させてお
り、上記半導体基体の他方の主表面に第２の主電
極を低抵抗接触させているものにおいて、上記半
導体基体の一方の主表面側に、この主表面の周縁
より突出しかつ上記第１の主電極と電気的に接続
された第１の集電電極を設け、上記半導体基体の
他方の主表面側に、この主表面の周縁より突出し
かつ上記第２の主電極と電気的に接続された第２
の集電電極を設け、上記第１の集電電極から上記
第２の集電電極にかけて上記側面を覆うようにパ
ツシベーシヨン材を設けていることにある。
上記第１、第２の集電電極を具備することによ
つて、阻止電圧が印加された時、パツシベーシヨ
ン材中に作用する電界によりパツシベーシヨン材
中の不純物イオンが上記第１、第２の集電電極あ
るいは第１、第２の主電極にドリフトされ、半導
体基体の表面に蓄積されることを防ぎ、これらの
不純物イオンを集電電極へ集める新規な構造およ
び効果を具備したことで、半導体層表面の空乏化
又はｎ型反転に基づくもれ電流の異常増大が解消
され安定かつ信頼性の高い阻止特性を有する半導
体装置が実現できる。
つて、阻止電圧が印加された時、パツシベーシヨ
ン材中に作用する電界によりパツシベーシヨン材
中の不純物イオンが上記第１、第２の集電電極あ
るいは第１、第２の主電極にドリフトされ、半導
体基体の表面に蓄積されることを防ぎ、これらの
不純物イオンを集電電極へ集める新規な構造およ
び効果を具備したことで、半導体層表面の空乏化
又はｎ型反転に基づくもれ電流の異常増大が解消
され安定かつ信頼性の高い阻止特性を有する半導
体装置が実現できる。
以下本発明を更に詳細に説明する。
本発明の目的は既に前記した如く阻止状態にお
けるもれ電流が変動することなく安定な阻止特性
を有する半導体装置を実現することにある。かか
る目的を達成する為の第１段階として、本発明者
等は阻止特性の劣化現象を第１図に例示した従来
構造のサイリスタについて詳細に検討した。その
結果劣化現象が半導体基体内部の問題ではなく、
その端部側面に塗布されているパツシベーシヨン
材の中に散在する不純物イオンに起因したもので
あることが判つた。つまり、パツシベーシヨン材
中には水分、ナトリウムイオン、電解によつて解
離生成されたイオン等決して除去できない不純物
イオンが微量散在する。阻止電圧が印加されると
パツシベーシヨン材の中に電界が生じる。不純物
イオンはこの電界により移動させられて、電界つ
まり電気力線が終端する領域に多量に蓄積される
様になる。
けるもれ電流が変動することなく安定な阻止特性
を有する半導体装置を実現することにある。かか
る目的を達成する為の第１段階として、本発明者
等は阻止特性の劣化現象を第１図に例示した従来
構造のサイリスタについて詳細に検討した。その
結果劣化現象が半導体基体内部の問題ではなく、
その端部側面に塗布されているパツシベーシヨン
材の中に散在する不純物イオンに起因したもので
あることが判つた。つまり、パツシベーシヨン材
中には水分、ナトリウムイオン、電解によつて解
離生成されたイオン等決して除去できない不純物
イオンが微量散在する。阻止電圧が印加されると
パツシベーシヨン材の中に電界が生じる。不純物
イオンはこの電界により移動させられて、電界つ
まり電気力線が終端する領域に多量に蓄積される
様になる。
ここで実際のサイリスタについて見られる現象
を具体的にとりあげて説明する。
を具体的にとりあげて説明する。
第２図は上記現象をより詳しく説明するために
第１図に示す従来装置の周辺部分のみ拡大して示
したものである。ただし第１図と同じ部分は同じ
符号で示してある。また、サイリスタは順方向阻
止状態つまりアノード電極５が正に、カソード電
極６が負になる極性で主電極５，６間に電圧が印
加されている状態を示している。
第１図に示す従来装置の周辺部分のみ拡大して示
したものである。ただし第１図と同じ部分は同じ
符号で示してある。また、サイリスタは順方向阻
止状態つまりアノード電極５が正に、カソード電
極６が負になる極性で主電極５，６間に電圧が印
加されている状態を示している。
図中のパツシベーシヨン材２００中に示した点
線は電気力線３０であり、不純物イオンはこの電
気力線に沿つて移動する。この電気力線について
さらに言及すれば、このサイリスタには本発明の
集電電極を設けていないため大部分のものがｐ型
ベース層３が露出されている端部側面およびその
表面の半導体層に終端する。その結果正の電荷を
有する不純物イオンが多数この表面に蓄積され
る。ｐ型半導体層表面に正の電荷が偏析するとそ
の表面の正孔濃度が下がり空乏化さらにはｎ型に
反転することは公知である。
線は電気力線３０であり、不純物イオンはこの電
気力線に沿つて移動する。この電気力線について
さらに言及すれば、このサイリスタには本発明の
集電電極を設けていないため大部分のものがｐ型
ベース層３が露出されている端部側面およびその
表面の半導体層に終端する。その結果正の電荷を
有する不純物イオンが多数この表面に蓄積され
る。ｐ型半導体層表面に正の電荷が偏析するとそ
の表面の正孔濃度が下がり空乏化さらにはｎ型に
反転することは公知である。
サイリスタに印加されている阻止電圧が長時間
作用するとかかるｐ型ベース層３表面に蓄積され
る正電荷も順次その量を増しｐ型ベース層３表面
の空乏化、もしくはｎ型反転が進行し、終局的に
はｎ型エミツタ層４の上に設けられた第２の主電
極であるカソード電極６に到達してしまいこの領
域を通して異常に大きなもれ電流が流れることに
なる。図中のｎ型ベース層２とｐ型ベース層３に
示した一点鎖線は空乏層の領域を示したものでｐ
型ベース層３の表面では既に空乏化が進行してカ
ソード電極６に到達した状態が示されている。
作用するとかかるｐ型ベース層３表面に蓄積され
る正電荷も順次その量を増しｐ型ベース層３表面
の空乏化、もしくはｎ型反転が進行し、終局的に
はｎ型エミツタ層４の上に設けられた第２の主電
極であるカソード電極６に到達してしまいこの領
域を通して異常に大きなもれ電流が流れることに
なる。図中のｎ型ベース層２とｐ型ベース層３に
示した一点鎖線は空乏層の領域を示したものでｐ
型ベース層３の表面では既に空乏化が進行してカ
ソード電極６に到達した状態が示されている。
以上の説明で明らかな様にここに従来のサイリ
スタで起る阻止特性の劣化はパツシベーシヨン材
中の不純物イオンが電界により移動してｐ型ベー
ス層３表面に蓄積され、表面が空乏化又はｎ型反
転することによつて起る現象であるという新しい
考え方を提示した。
スタで起る阻止特性の劣化はパツシベーシヨン材
中の不純物イオンが電界により移動してｐ型ベー
ス層３表面に蓄積され、表面が空乏化又はｎ型反
転することによつて起る現象であるという新しい
考え方を提示した。
この考え方によれば、劣化不良を解決する手段
としてｐ型ベース層３の表面に集まる不純物イオ
ン量を下げることが不可欠であることがわかる。
この点を達成する手段としては従来使用されてい
るパツシベーシヨン材料を改良もしくは新規なも
のとして不純物イオンの含有量を下げる方法もあ
るが、本発明はこれとは異なる解決手段を提示す
るものである。つまり、従来ではパツシベーシヨ
ン中の電気力線はほとんどｐ型ベース層３に終端
していた為に不純物イオンの大部分がそこに向つ
て蓄積されていたが、本発明では第４の電極であ
る集電電極を設けることでｐ型ベース層３表面に
蓄積される不純物イオンを新たな集電電極へ蓄積
させ、実質的にｐ型ベース層３表面の蓄積電荷量
を下げるので、その為にもれ電流は大幅に低減さ
れる。
としてｐ型ベース層３の表面に集まる不純物イオ
ン量を下げることが不可欠であることがわかる。
この点を達成する手段としては従来使用されてい
るパツシベーシヨン材料を改良もしくは新規なも
のとして不純物イオンの含有量を下げる方法もあ
るが、本発明はこれとは異なる解決手段を提示す
るものである。つまり、従来ではパツシベーシヨ
ン中の電気力線はほとんどｐ型ベース層３に終端
していた為に不純物イオンの大部分がそこに向つ
て蓄積されていたが、本発明では第４の電極であ
る集電電極を設けることでｐ型ベース層３表面に
蓄積される不純物イオンを新たな集電電極へ蓄積
させ、実質的にｐ型ベース層３表面の蓄積電荷量
を下げるので、その為にもれ電流は大幅に低減さ
れる。
また、本発明の背景には以下に示す実験結果の
解析がある。
解析がある。
第３図ａ，ｂは実験試料の形状であり、第４図
はその結果である。
はその結果である。
pnp構造の半導体基体１０の対向する１対の表
面に主電極５，６を設けている。(a)は一方主電極
６がＷ板より形成され隣接するｐ型半導体層より
1.5mm突起した構造で設けられている。(b)は両主
電極５，６ともにアルミニウムを蒸着して形成し
たものである。そして、主電極６は(a)とは逆に、
隣接するｐ型半導体層より1.5mmだけ退行してい
る。
面に主電極５，６を設けている。(a)は一方主電極
６がＷ板より形成され隣接するｐ型半導体層より
1.5mm突起した構造で設けられている。(b)は両主
電極５，６ともにアルミニウムを蒸着して形成し
たものである。そして、主電極６は(a)とは逆に、
隣接するｐ型半導体層より1.5mmだけ退行してい
る。
第４図は第３図に示した極性で3000Vの直流電
圧を印加した時に流れるもれ電流の経時変化であ
る。曲線Ａは第３図(a)の測定結果を、また曲線Ｂ
は第３図(b)の測定結果を示している。曲線Ａは曲
線Ｂに比べてもれ電流の増加が少ないことがわか
る。
圧を印加した時に流れるもれ電流の経時変化であ
る。曲線Ａは第３図(a)の測定結果を、また曲線Ｂ
は第３図(b)の測定結果を示している。曲線Ａは曲
線Ｂに比べてもれ電流の増加が少ないことがわか
る。
この実験結果を詳細に検討することにより、(a)
の試料では主電極であるＷ板６が同時に本発明の
集電電極としての作用を本質的に兼ねそなえたも
のであり、(b)の試料における主電極６にはこの作
用がなく、単なる電極にすぎないものであるとい
うことが理解されよう。
の試料では主電極であるＷ板６が同時に本発明の
集電電極としての作用を本質的に兼ねそなえたも
のであり、(b)の試料における主電極６にはこの作
用がなく、単なる電極にすぎないものであるとい
うことが理解されよう。
第５図は本発明の一実施例である。
抵抗率200〜300Ω−cm、厚さ約１mmのｎ型シリ
コン単結晶を出発素材として公知の拡散技術によ
りガリウム、アルミニウム等のｐ型不純物を拡散
しｐ型拡散層を形成する。一方の拡散層の表面を
化学エツチング法により一様に深さ方向に40〜
50μmほど除去し厚さ調整する。エツチング除去
によつて薄くなつたｐ型層はｐ型ベース層３とな
り、これと反対側の他方の主表面１０１に隣接す
る厚いｐ型層はｐ型エミツタ層１となり、それら
の間にはさまれたｎ型層はｎ型ベース層２であ
る。次いで、例えばPoCl3を拡散源とした燐拡散
技術および化学エツチング技術を用いてｐ型ベー
ス層３に隣接したｎ型エミツタ層４を形成する。
ただし、ｎ型エミツタ層４内部の部分的領域では
ｐ型ベース層３が表面１０２に露出している。相
対向する主表面１０１，１０２に隣接してｐ型エ
ミツタ層１にはアノード電極５が、ｎ型エミツタ
層４にはカソード電極６が、主表面１０２に露出
したｐ型ベース層３の一部には制御電極７がそれ
ぞれ形成され、しかも、カソード電極６は部分的
にｐ型ベース層３とｎ型エミツタ層４とを図中４
１で示される領域で短絡されたいわゆるシヨー
ト・エミツタ構造である。
コン単結晶を出発素材として公知の拡散技術によ
りガリウム、アルミニウム等のｐ型不純物を拡散
しｐ型拡散層を形成する。一方の拡散層の表面を
化学エツチング法により一様に深さ方向に40〜
50μmほど除去し厚さ調整する。エツチング除去
によつて薄くなつたｐ型層はｐ型ベース層３とな
り、これと反対側の他方の主表面１０１に隣接す
る厚いｐ型層はｐ型エミツタ層１となり、それら
の間にはさまれたｎ型層はｎ型ベース層２であ
る。次いで、例えばPoCl3を拡散源とした燐拡散
技術および化学エツチング技術を用いてｐ型ベー
ス層３に隣接したｎ型エミツタ層４を形成する。
ただし、ｎ型エミツタ層４内部の部分的領域では
ｐ型ベース層３が表面１０２に露出している。相
対向する主表面１０１，１０２に隣接してｐ型エ
ミツタ層１にはアノード電極５が、ｎ型エミツタ
層４にはカソード電極６が、主表面１０２に露出
したｐ型ベース層３の一部には制御電極７がそれ
ぞれ形成され、しかも、カソード電極６は部分的
にｐ型ベース層３とｎ型エミツタ層４とを図中４
１で示される領域で短絡されたいわゆるシヨー
ト・エミツタ構造である。
本実施例では、アノード電極５、カソード電極
６、制御電極７は一般に使われているアルミニウ
ムを蒸着して形成した。上記電極が形成された半
導体基体１０の両主表面１０１，１０２は可滑動
面であり、両面は機械的な圧接により電気的およ
び熱的なコンタクトがとられ、平型パツケージ内
に密封されて組み立てられる。pn接合J1およびJ2
が露出する端部側面１０３は両pn接合がともに
正ベベルとなるΣ字形状に加工処理されている。
また、半導体基体１０の主表面１０１における端
部領域３００ではｐ型エミツタ層１が表面に露出
しており、半導体基体１０の主表面１０２におけ
る端部領域４００ではｐ型ベース層３が表面に露
出しており、それぞれpnp構造となつている。上
記端部領域３００に隣接して本発明の集電電極８
を設け、上記端部領域４００に隣接して集電電極
９を設ける。集電電極８，９は両主表面より突出
して全周を覆うリング状のものとし、その材質は
タングステンとした。しかし、タングステンに限
定する必要はなく、以下で記述するパツシベーシ
ヨン材２００と化学的に反応せず、腐食すること
のない電気的な良導体であることが大切である。
なお、集電電極８，９は半導体基体１０の主表面
１０１，１０２の周端より1.0mm以上突出させた。
６、制御電極７は一般に使われているアルミニウ
ムを蒸着して形成した。上記電極が形成された半
導体基体１０の両主表面１０１，１０２は可滑動
面であり、両面は機械的な圧接により電気的およ
び熱的なコンタクトがとられ、平型パツケージ内
に密封されて組み立てられる。pn接合J1およびJ2
が露出する端部側面１０３は両pn接合がともに
正ベベルとなるΣ字形状に加工処理されている。
また、半導体基体１０の主表面１０１における端
部領域３００ではｐ型エミツタ層１が表面に露出
しており、半導体基体１０の主表面１０２におけ
る端部領域４００ではｐ型ベース層３が表面に露
出しており、それぞれpnp構造となつている。上
記端部領域３００に隣接して本発明の集電電極８
を設け、上記端部領域４００に隣接して集電電極
９を設ける。集電電極８，９は両主表面より突出
して全周を覆うリング状のものとし、その材質は
タングステンとした。しかし、タングステンに限
定する必要はなく、以下で記述するパツシベーシ
ヨン材２００と化学的に反応せず、腐食すること
のない電気的な良導体であることが大切である。
なお、集電電極８，９は半導体基体１０の主表面
１０１，１０２の周端より1.0mm以上突出させた。
さらに、集電電極８，９はそれぞれアノード電
極５、カソード電極６とほぼ同じ電位となる様に
オーミツクコンタクトが得られている。
極５、カソード電極６とほぼ同じ電位となる様に
オーミツクコンタクトが得られている。
本発明者等は集電電極８とアノード電極５が、
集電電極９とカソード電極６が、それぞれ接触さ
れているだけの簡単な構造でも充分その効果が達
成されることを確認した。
集電電極９とカソード電極６が、それぞれ接触さ
れているだけの簡単な構造でも充分その効果が達
成されることを確認した。
端部側面の表面保護を目的としその周辺を囲む
様にパツシベーシヨン材２００が厚く塗布されて
いる。本実施例では集電電極８，９は上記パツシ
ベーシヨン材中にほとんど埋設されて設置されて
いるが、設置条件としては少なくとも集電電極
８，９の一部がそれぞれ埋設される点が達成され
ていれば充分である。また、パツシベーシヨン材
２００は電力用サイリスタで一般に実用化されて
いるシリコーン・ゴム系の有機材料を用いた。
様にパツシベーシヨン材２００が厚く塗布されて
いる。本実施例では集電電極８，９は上記パツシ
ベーシヨン材中にほとんど埋設されて設置されて
いるが、設置条件としては少なくとも集電電極
８，９の一部がそれぞれ埋設される点が達成され
ていれば充分である。また、パツシベーシヨン材
２００は電力用サイリスタで一般に実用化されて
いるシリコーン・ゴム系の有機材料を用いた。
第６図は集電電極８，９の作用を説明するため
の図であり、理解を助けるために第５図に示す半
導体基体１０の端部を拡大して示した。但し、半
導体基体の両表面の端部領域に設けられた一対の
集電電極８，９はそれぞれ同じ効果を持つので、
カソード側に設けた集電電極９について説明す
る。アノード側の集電電極８の作用効果は、半導
体基体に印加される電圧の極性が反対である以外
は本質的な差はない。パツシベーシヨン材２００
中に点線で示した線は電気力線３０を示してい
る。
の図であり、理解を助けるために第５図に示す半
導体基体１０の端部を拡大して示した。但し、半
導体基体の両表面の端部領域に設けられた一対の
集電電極８，９はそれぞれ同じ効果を持つので、
カソード側に設けた集電電極９について説明す
る。アノード側の集電電極８の作用効果は、半導
体基体に印加される電圧の極性が反対である以外
は本質的な差はない。パツシベーシヨン材２００
中に点線で示した線は電気力線３０を示してい
る。
図中の極性で電圧を印加すると第２図の従来構
造ではパツシベーシヨン材中を延びる電気力線が
ｐ型ベース層３の表面に集中して終端していたの
に比べて、本実施例に示すサイリスタはｐ型ベー
ス層３へ集まる電気力線は少なくなり、集電電極
９に終端する電気力線が新たに生じている。こう
した状況ではパツシベーシヨン材２００中に散在
する不純物イオンの大部分は集電電極９へ向かう
力を受け、図中に印で示すように集電電極９に
蓄積される。尚、図中の一点鎖線はpn接合J2の両
側の空乏層を示している。
造ではパツシベーシヨン材中を延びる電気力線が
ｐ型ベース層３の表面に集中して終端していたの
に比べて、本実施例に示すサイリスタはｐ型ベー
ス層３へ集まる電気力線は少なくなり、集電電極
９に終端する電気力線が新たに生じている。こう
した状況ではパツシベーシヨン材２００中に散在
する不純物イオンの大部分は集電電極９へ向かう
力を受け、図中に印で示すように集電電極９に
蓄積される。尚、図中の一点鎖線はpn接合J2の両
側の空乏層を示している。
また、第１図に示されている従来のサイリスタ
では、アノード電極５としてタングクスンまたは
モリブデン板等の金属部材を半導体基体１０に接
着させているため、両者の熱膨張係数の違いによ
つて接着時にわん曲が生じてしまう。このわん曲
のために、熱的および電気的コンタクトがとり難
くなり、熱抵抗の増大、順方向電圧降下（FVD
と一般に呼ぶ）の増大という好ましからぬ影響を
与えている。しかし、第５図に示す本実施例にお
いては、アノード電極５としてタングステン板の
様な金属部材を接着して設けるのではなく、カソ
ード電極６と同様に半導体基体１０の主表面１０
１にアルミニウムを蒸着して形成するだけの構造
となつているので、熱膨張係数の違いによるわん
曲の問題が無くなり、可滑動面での電気的および
熱的コンタクトがとり易くなつている。
では、アノード電極５としてタングクスンまたは
モリブデン板等の金属部材を半導体基体１０に接
着させているため、両者の熱膨張係数の違いによ
つて接着時にわん曲が生じてしまう。このわん曲
のために、熱的および電気的コンタクトがとり難
くなり、熱抵抗の増大、順方向電圧降下（FVD
と一般に呼ぶ）の増大という好ましからぬ影響を
与えている。しかし、第５図に示す本実施例にお
いては、アノード電極５としてタングステン板の
様な金属部材を接着して設けるのではなく、カソ
ード電極６と同様に半導体基体１０の主表面１０
１にアルミニウムを蒸着して形成するだけの構造
となつているので、熱膨張係数の違いによるわん
曲の問題が無くなり、可滑動面での電気的および
熱的コンタクトがとり易くなつている。
第７図は、本発明の他の実施例である。
第５図に示す実施例がJ1およびJ2接合ともに正
ベベルとなるΣ字形状を持つのに対して、本実施
例は両pn接合が共に負ベベルとなる凸型形状の
サイリスタについての実施例である。第７図にお
いて第５図と同一符号は同一物、相当物を示して
いる。さらに本発明が適用できる端部形状は、Σ
字形状、凸型形状のものに限定する必要はなく、
如何なる形状に対しても適用できうる。
ベベルとなるΣ字形状を持つのに対して、本実施
例は両pn接合が共に負ベベルとなる凸型形状の
サイリスタについての実施例である。第７図にお
いて第５図と同一符号は同一物、相当物を示して
いる。さらに本発明が適用できる端部形状は、Σ
字形状、凸型形状のものに限定する必要はなく、
如何なる形状に対しても適用できうる。
また、両実施例に示したサイリスタばかりでな
くダイオード、トランジスタ、逆導通サイリス
タ、双方向サイリスタなど各積の半導体装置に適
用できうるものである。
くダイオード、トランジスタ、逆導通サイリス
タ、双方向サイリスタなど各積の半導体装置に適
用できうるものである。
また、パツシベーシヨン材としては、有機材料
だけでなく、無機材料、例えばガラスなども適用
できうるものである。
だけでなく、無機材料、例えばガラスなども適用
できうるものである。
本発明によれば、例えば3KVはら6KVという
高い電圧を阻止した状態が長時間持続されても、
半導体層表面へ蓄積される不純物イオン量は少な
く、従つてもれ電流が増加することもなく、極め
て安定な阻止特性を有する新規な集電電極付き半
導体装置を得ることができる。
高い電圧を阻止した状態が長時間持続されても、
半導体層表面へ蓄積される不純物イオン量は少な
く、従つてもれ電流が増加することもなく、極め
て安定な阻止特性を有する新規な集電電極付き半
導体装置を得ることができる。
第１図は従来のサイリスタを示す断面図、第２
図は第１図に示すサイリスタの周辺部分を拡大し
た部分断面図、第３図、第４図は本発明を得る過
程で検討した実験の試料とその結果を示す図、第
５図は本発明の一実施例を示すサイリスタの断面
図、第６図は集電電極の作用を説明するための第
５図に示すサイリスタの周辺部分を拡大した部分
断面図、第７図は本発明の他の実施例を示すサイ
リスタの周辺部分を拡大した部分断面図である。 １……ｐ型エミツタ層、２……ｎ型ベース層、
３……ｐ型ベース層、４……ｎ型エミツタ層、５
……アノード電極、６……カソード電極、７……
制御電極、８，９……集電電極、１０……半導体
基体、２００……パツシベーシヨン材、３００，
４００……端部領域、３０……電気力線。
図は第１図に示すサイリスタの周辺部分を拡大し
た部分断面図、第３図、第４図は本発明を得る過
程で検討した実験の試料とその結果を示す図、第
５図は本発明の一実施例を示すサイリスタの断面
図、第６図は集電電極の作用を説明するための第
５図に示すサイリスタの周辺部分を拡大した部分
断面図、第７図は本発明の他の実施例を示すサイ
リスタの周辺部分を拡大した部分断面図である。 １……ｐ型エミツタ層、２……ｎ型ベース層、
３……ｐ型ベース層、４……ｎ型エミツタ層、５
……アノード電極、６……カソード電極、７……
制御電極、８，９……集電電極、１０……半導体
基体、２００……パツシベーシヨン材、３００，
４００……端部領域、３０……電気力線。
Claims (1)
- １ 少なくとも１個のpn接合が半導体基体の側
面に露出しており、半導体基体の一方の主表面に
第１の主電極を低抵抗接触させており、上記半導
体基体の他方の主表面に第２の主電極を低抵抗接
触させているものにおいて、上記半導体基体の一
方の主表面側に、この主表面の周縁より突出しか
つ、上記第１の主電極と電気的に接続された第１
の集電電極を設け、上記半導体基体の他方の主表
面側に、この主表面の周縁より突出しかつ上記第
２の主電極と電気的に接続された第２の集電電極
を設け、上記第１の集電電極から上記第２の集電
電極にかけて上記側面を覆うようにパツシベーシ
ヨン材を設けていることを特徴とする半導体装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2663880A JPS56124263A (en) | 1980-03-05 | 1980-03-05 | Semiconductor device |
| DE3024939A DE3024939C3 (de) | 1979-07-02 | 1980-07-01 | Halbleiteranordnung |
| US06/164,946 US4388635A (en) | 1979-07-02 | 1980-07-01 | High breakdown voltage semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2663880A JPS56124263A (en) | 1980-03-05 | 1980-03-05 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56124263A JPS56124263A (en) | 1981-09-29 |
| JPS639670B2 true JPS639670B2 (ja) | 1988-03-01 |
Family
ID=12198982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2663880A Granted JPS56124263A (en) | 1979-07-02 | 1980-03-05 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56124263A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076841U (ja) * | 1993-06-23 | 1995-01-31 | 株式会社三協精機製作所 | 磁気・ｉｃ兼用カ−ドリ−ダ |
| US11114054B2 (en) | 2009-03-26 | 2021-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59162354A (ja) * | 1983-03-08 | 1984-09-13 | Nissan Motor Co Ltd | 燃料フイルタ− |
-
1980
- 1980-03-05 JP JP2663880A patent/JPS56124263A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076841U (ja) * | 1993-06-23 | 1995-01-31 | 株式会社三協精機製作所 | 磁気・ｉｃ兼用カ−ドリ−ダ |
| US11114054B2 (en) | 2009-03-26 | 2021-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56124263A (en) | 1981-09-29 |
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