JPS63258115A - Ｃｍｏｓ集積回路用のｔｔｌコンパチブルセル - Google Patents
Ｃｍｏｓ集積回路用のｔｔｌコンパチブルセルInfo
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- JPS63258115A JPS63258115A JP63077929A JP7792988A JPS63258115A JP S63258115 A JPS63258115 A JP S63258115A JP 63077929 A JP63077929 A JP 63077929A JP 7792988 A JP7792988 A JP 7792988A JP S63258115 A JPS63258115 A JP S63258115A
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- JP
- Japan
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- logic
- inverter
- ttl
- transistor
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- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 101100203658 Mus musculus Spag1 gene Proteins 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＣＭＯ５技術に於ける電子集積回路の中に信号
入力回路として含まれるＴＴＩ、コンパチブルセルに係
りＣＭＯＳチ・ツブにＴＴＬ論理との互換性を持たせる
ものである。更に詳細には集積回路のパワーダウンの間
パワーの消耗が零であるＴＴＬコンパチブルセルに係る
。
入力回路として含まれるＴＴＩ、コンパチブルセルに係
りＣＭＯＳチ・ツブにＴＴＬ論理との互換性を持たせる
ものである。更に詳細には集積回路のパワーダウンの間
パワーの消耗が零であるＴＴＬコンパチブルセルに係る
。
［従来の技術］
既知の如＜ ＶＬＳＩ（Ｖｅｒｙ Ｌａｒｇｅ ５ｃａ
ｌｅ Ｉｎｔｅｇｒａ−Ｌ １ｏｎ）はパワーの消耗を
低くするためにしばしばＣＭＯ８技術に於て装造される
。パワーの平均消耗を更に減少するために上記の（：Ｍ
ＯＳチップに不活性化ビン又はパワーダウンビンを設け
ることも知られており、パワーが供給されているにもか
かわらずいずれかのチップか使用されていない場合にそ
のビンを既知の方法でチップに作用させて回路の消耗の
強制的低下を（実際的には雰の値迄）可能ならしめる。
ｌｅ Ｉｎｔｅｇｒａ−Ｌ １ｏｎ）はパワーの消耗を
低くするためにしばしばＣＭＯ８技術に於て装造される
。パワーの平均消耗を更に減少するために上記の（：Ｍ
ＯＳチップに不活性化ビン又はパワーダウンビンを設け
ることも知られており、パワーが供給されているにもか
かわらずいずれかのチップか使用されていない場合にそ
のビンを既知の方法でチップに作用させて回路の消耗の
強制的低下を（実際的には雰の値迄）可能ならしめる。
しかしながらＣＭＯＳチップの多くの入力ビンにはＴＴ
Ｌ論理の信号との互換性が要求される。このことはビン
が達する入力回路は０．８ｖ以下の総ての電圧を論理０
として認識し２．ＯＶ （時には２．４Ｖ）以上の総て
の電圧を論理ｌとして認識しなければならないことを意
味する。この目的のためにＴＴＬコンバチツルセルとし
て知られている入力回路が用いられ同回路は出力にそれ
ぞれ論理０及び論理ｌの適当なＣＭＯＳレベルを供給し
なければならない。
Ｌ論理の信号との互換性が要求される。このことはビン
が達する入力回路は０．８ｖ以下の総ての電圧を論理０
として認識し２．ＯＶ （時には２．４Ｖ）以上の総て
の電圧を論理ｌとして認識しなければならないことを意
味する。この目的のためにＴＴＬコンバチツルセルとし
て知られている入力回路が用いられ同回路は出力にそれ
ぞれ論理０及び論理ｌの適当なＣＭＯＳレベルを供給し
なければならない。
従来の技術のＴＴＬコンパチブルセルは実質的にはカス
ケード結合された２つのインバータにより構成されてお
り、このインバータの第１のものは上記の２つのＴＴＬ
論理レベルを識別するために適したトリッピンク閾値（
例えば１．４Ｖ）を有する。
ケード結合された２つのインバータにより構成されてお
り、このインバータの第１のものは上記の２つのＴＴＬ
論理レベルを識別するために適したトリッピンク閾値（
例えば１．４Ｖ）を有する。
パワーダウン状態に於ては以下詳細に説明する様に電源
とアースとの間のセルの入力インバータの中に導通路が
存在し、従ってチップの他の要素の著しく低い消耗に比
べて相当量のパワーが消耗される様な（ＣＭＯＳチップ
のコントロールのもとに無い） ＴＴＬ入力信号の中間
レベルが存在するので上記のセルの消耗が比較的高いま
まであることかある。
とアースとの間のセルの入力インバータの中に導通路が
存在し、従ってチップの他の要素の著しく低い消耗に比
べて相当量のパワーが消耗される様な（ＣＭＯＳチップ
のコントロールのもとに無い） ＴＴＬ入力信号の中間
レベルが存在するので上記のセルの消耗が比較的高いま
まであることかある。
［発明が解決しようとする課ＩＩ］
以下更に詳細に説明する様に既知のＴＴＬコンパチブル
セルに於てはこの問題は、このセルにインバータによっ
てコントロールされるＭＯＳ ）−ランジスタを設け、
チップの外部のＴＴＬ論理の電圧を上記のインバータを
非消耗状態にするような極端な値に迄強制的に変化させ
ることによって解決している。
セルに於てはこの問題は、このセルにインバータによっ
てコントロールされるＭＯＳ ）−ランジスタを設け、
チップの外部のＴＴＬ論理の電圧を上記のインバータを
非消耗状態にするような極端な値に迄強制的に変化させ
ることによって解決している。
しかしながらこの解決方法は外部ＴＴＬ論理の状態を変
化させると云う難点を有し、場合によっては例えばこの
ＴＴＬ論理が更に他の回路を駆動する場合には用いられ
ない、更にこの解決方法は外部論理が電圧発生装置であ
る場合には効果がない。
化させると云う難点を有し、場合によっては例えばこの
ＴＴＬ論理が更に他の回路を駆動する場合には用いられ
ない、更にこの解決方法は外部論理が電圧発生装置であ
る場合には効果がない。
即ち本発明の目的は（：ＭＯＳチップの中に含まれチッ
プの外部のＴＴＬ回路の状態に影響を与えることなく
ＣＭＯ８集積回路のパワーダウンの間実質的に零消耗状
態に於けるＴＴＬコンパチブルセルな提供するにある。
プの外部のＴＴＬ回路の状態に影響を与えることなく
ＣＭＯ８集積回路のパワーダウンの間実質的に零消耗状
態に於けるＴＴＬコンパチブルセルな提供するにある。
［！！ＩＩＩを解決するための手段］
本発明の上記の目的並びに以下明かになる他の目的及び
利点は、カスケード接続された２つのＣＭＯＳインバー
タを含みＴＴＬ論理の信号を受ける様に集積回路の入力
ピンと連動し１Ｍ回路か更にパワーダウンピンを有する
ＣＭＯＳ集積回路用のＴＴＬコンパチブルセルに於て、
ＣＭＯ５集積回路の上記の入力ピンが並列接続されたそ
れぞれＰチャネル及びＮチャネルの第１及び第２のＭＯ
Ｓトランジスタを通じて上記の２つのインバータの第１
のインバータの入力と接続されており第１のトランジス
タはパワーダウンピンによってコントロールされ第２の
トランジスタは上記のパワーダウンピンによって駆動さ
れるインバータによってコントロールされてパワーダウ
ン信号が論理ｌの時にオフし同信号が論理０の時に能動
となること、及び第１のインバータの入力とアースとの
間に更に他のＭＯＳトランジスタか接続されており、パ
ワーダウン信号が論理ｌの時に上記の他のＭＯＳ トラ
ンジスタを能動し上記の偶゛号が論理０の時にオフする
様に上記の他のＭＯＳトラユノシスタのゲートがコント
ロールされることを特徴とするＴＴＬコンパチブルセル
によって達せられる。
利点は、カスケード接続された２つのＣＭＯＳインバー
タを含みＴＴＬ論理の信号を受ける様に集積回路の入力
ピンと連動し１Ｍ回路か更にパワーダウンピンを有する
ＣＭＯＳ集積回路用のＴＴＬコンパチブルセルに於て、
ＣＭＯ５集積回路の上記の入力ピンが並列接続されたそ
れぞれＰチャネル及びＮチャネルの第１及び第２のＭＯ
Ｓトランジスタを通じて上記の２つのインバータの第１
のインバータの入力と接続されており第１のトランジス
タはパワーダウンピンによってコントロールされ第２の
トランジスタは上記のパワーダウンピンによって駆動さ
れるインバータによってコントロールされてパワーダウ
ン信号が論理ｌの時にオフし同信号が論理０の時に能動
となること、及び第１のインバータの入力とアースとの
間に更に他のＭＯＳトランジスタか接続されており、パ
ワーダウン信号が論理ｌの時に上記の他のＭＯＳ トラ
ンジスタを能動し上記の偶゛号が論理０の時にオフする
様に上記の他のＭＯＳトラユノシスタのゲートがコント
ロールされることを特徴とするＴＴＬコンパチブルセル
によって達せられる。
［実施例］
以下本発明を添付の実施態様に関する図面に就き詳細に
説明する。
説明する。
従来の技術に係わる第１図に於゛Ｃ図には示されていな
いＣｌＯ２ＩＣの入力ビンｌＯかそれぞれＰチャネル及
びＮチャネルの２つのＭＯＳトランジスタ１２，１４に
より構成された第１のインバータの入力と接続されてお
り、上記のトランジスタはパワー供給電圧Ｖａｎ（通常
５ｖ）とアースＧＮＤとの間に直列に接続されている。
いＣｌＯ２ＩＣの入力ビンｌＯかそれぞれＰチャネル及
びＮチャネルの２つのＭＯＳトランジスタ１２，１４に
より構成された第１のインバータの入力と接続されてお
り、上記のトランジスタはパワー供給電圧Ｖａｎ（通常
５ｖ）とアースＧＮＤとの間に直列に接続されている。
トランジスタ１２と１４との間のｍ（ノート）１６は２
つのＭＯＳトランジスタ１２．２０によって形成された
第２のインバータの入力と、第１のインバータと類似の
方法で接続されている。第２のインバータ１８．２０の
出力２２はＴＴＬコンパチブルセルの出力を構成してい
る。
つのＭＯＳトランジスタ１２．２０によって形成された
第２のインバータの入力と、第１のインバータと類似の
方法で接続されている。第２のインバータ１８．２０の
出力２２はＴＴＬコンパチブルセルの出力を構成してい
る。
第１のインバータの出力電圧Ｖ ｏ ｕ Ｌを入力電圧
Ｖ ｉｎの函数として示す第２図の表に於て、ピン１２
に加えられる＋Ｏｖから０．８ｖ迄の総ての電圧に対し
てｍ１６はＶＤＤとｖｘ≧ｖＤｎ−ｖＴＰとの間にあり
この際ｖＴＰはインバータ１８．２０のＰチャネル闇値
電圧であり、２．ＯｖからＶＤＤ迄の総ての入力電圧に
対して１ｉ１６はｏＶ（ＧＮＤ）とｖｙ≦ｖＴ□との間
にありこの際ｖＴＨはインバータ１８．２０のＮチャネ
ル闇値電圧である。
Ｖ ｉｎの函数として示す第２図の表に於て、ピン１２
に加えられる＋Ｏｖから０．８ｖ迄の総ての電圧に対し
てｍ１６はＶＤＤとｖｘ≧ｖＤｎ−ｖＴＰとの間にあり
この際ｖＴＰはインバータ１８．２０のＰチャネル闇値
電圧であり、２．ＯｖからＶＤＤ迄の総ての入力電圧に
対して１ｉ１６はｏＶ（ＧＮＤ）とｖｙ≦ｖＴ□との間
にありこの際ｖＴＨはインバータ１８．２０のＮチャネ
ル闇値電圧である。
即ち第１の場合にはインバータ１８．２０は入力に論理
ｌを有し第２の場合には論理０である。
ｌを有し第２の場合には論理０である。
この分野の専門家には既知の様に、入力電圧とＧＮＤ（
Ｎチャネルオフ）又はＶｏｏ（Ｐチャネルオフ）との差
が閾値電圧以下の場合にはＣＭＯＳインバータはパワー
を消耗しない、即ちこの様な場合には電源とアースとの
間に導通は存在しない。
Ｎチャネルオフ）又はＶｏｏ（Ｐチャネルオフ）との差
が閾値電圧以下の場合にはＣＭＯＳインバータはパワー
を消耗しない、即ちこの様な場合には電源とアースとの
間に導通は存在しない。
逆に第１のインバータ１２．１４に於ける様ニ入力”！
圧カＶＴＮとｖｌＩ＝ｖＤ０−ｖｉｐとの間に含まれる
ならば両Ｎチャネル及びＰチャネルは共に導通し、出力
は第２図の表から読取られる値に設定される６例えば入
力が２ｖならば出力はｖｙである。これらの場合にはビ
ンに加えられる゛電圧のある値に対して、ＣＭＯＳチッ
プの部分を構成するＴＴＩ、コンパチブルセルの第１の
インバータが回路の他の電流の低い値に比較して相当な
電流を消耗する。
圧カＶＴＮとｖｌＩ＝ｖＤ０−ｖｉｐとの間に含まれる
ならば両Ｎチャネル及びＰチャネルは共に導通し、出力
は第２図の表から読取られる値に設定される６例えば入
力が２ｖならば出力はｖｙである。これらの場合にはビ
ンに加えられる゛電圧のある値に対して、ＣＭＯＳチッ
プの部分を構成するＴＴＩ、コンパチブルセルの第１の
インバータが回路の他の電流の低い値に比較して相当な
電流を消耗する。
ＣＭＯＳチップの部分を構成するＴＴＬコンパチブルセ
ルの中のパワーの消耗を減少又はなくすために第１図の
セルはＰｉＳａ図に示す様に改善され同じ符号か第１図
に相当する要素に用いられている。１ｓｔのインバータ
１２．１４と第２のインバータ１８．２０との間にＭＯ
Ｓトランジスタ２４か挿入されてＳ、、り ｔｃレイン
は供給電圧ＶＤＤにありソースは第２のインバータ１８
．２０の入力に接続されている。トランジスタ２４のソ
ースは更に限定抵抗２６を介してビンｌＯに接続されて
いる。この様にすればピンｌＯの電圧ＴＴＬコンパチブ
ルセルがパワーを消耗する様な値（例えば２．ＯＶ）を
取った場合にも節１６の電圧はＶ、となり従ってトラン
ジスタ２４は高いゲートソース電圧によって駆動される
。従って電流は限定抵抗２６を通ってピン１０の方に、
続いて外５ＴＴＬ回路の方に流れこの回路の出力電圧は
この分野に於ける専門家には明かな様にｖｂｏに強制さ
れる。
ルの中のパワーの消耗を減少又はなくすために第１図の
セルはＰｉＳａ図に示す様に改善され同じ符号か第１図
に相当する要素に用いられている。１ｓｔのインバータ
１２．１４と第２のインバータ１８．２０との間にＭＯ
Ｓトランジスタ２４か挿入されてＳ、、り ｔｃレイン
は供給電圧ＶＤＤにありソースは第２のインバータ１８
．２０の入力に接続されている。トランジスタ２４のソ
ースは更に限定抵抗２６を介してビンｌＯに接続されて
いる。この様にすればピンｌＯの電圧ＴＴＬコンパチブ
ルセルがパワーを消耗する様な値（例えば２．ＯＶ）を
取った場合にも節１６の電圧はＶ、となり従ってトラン
ジスタ２４は高いゲートソース電圧によって駆動される
。従って電流は限定抵抗２６を通ってピン１０の方に、
続いて外５ＴＴＬ回路の方に流れこの回路の出力電圧は
この分野に於ける専門家には明かな様にｖｂｏに強制さ
れる。
冒頭に記載した様に明かにこの解決方法は、チップに至
る外部回路の条件を変えるのでこの外部回路が更に他の
チップを駆動する場合には用いられない、更にこの解決
法はピンがＴＴＬ論理ではなく電圧発生装置によってコ
ントロールされる場合には効果がない。
る外部回路の条件を変えるのでこの外部回路が更に他の
チップを駆動する場合には用いられない、更にこの解決
法はピンがＴＴＬ論理ではなく電圧発生装置によってコ
ントロールされる場合には効果がない。
本発明により第４図に於てＴＴＬコンパチブルセルは、
カスケード結合されそれぞれ１２．１４及び１８．２０
より構成された第１図及び第３Ｉ２！に類似の第１及び
第２のインバータを有している。しかしながらビン１０
は第１のインバータの入力には直結されておらずそれぞ
れＰチャネル及びＮチャネルの２つのＭＯＳトランジス
タ２８．３０を介して並列に接続されている。トランジ
スタ２８．３０のゲートはＩ、Ｃのパワーダウンビン３
１に加えられる信号によってそれぞれ直接に及びインへ
−夕３２を介してコントロールされる。パワーダウン信
号は更に第１のインバータ１２，１４の入力とアース（
ＧＮＤ）との間に接続されているＮチャネルトランジス
タ３４のゲートをコントロールする。
カスケード結合されそれぞれ１２．１４及び１８．２０
より構成された第１図及び第３Ｉ２！に類似の第１及び
第２のインバータを有している。しかしながらビン１０
は第１のインバータの入力には直結されておらずそれぞ
れＰチャネル及びＮチャネルの２つのＭＯＳトランジス
タ２８．３０を介して並列に接続されている。トランジ
スタ２８．３０のゲートはＩ、Ｃのパワーダウンビン３
１に加えられる信号によってそれぞれ直接に及びインへ
−夕３２を介してコントロールされる。パワーダウン信
号は更に第１のインバータ１２，１４の入力とアース（
ＧＮＤ）との間に接続されているＮチャネルトランジス
タ３４のゲートをコントロールする。
通常の作動条件即ちパワーダウン信号が論理０の場合に
は並列の２つのトランジスタ２８゜３０は両方とも導通
している一方トランジスタ３４がオフであることがわか
るであろう、従ってあたかも要素２８．３０，３２．３
４が存在していない様にセルは１１のセルと全く同様に
作動する。
は並列の２つのトランジスタ２８゜３０は両方とも導通
している一方トランジスタ３４がオフであることがわか
るであろう、従ってあたかも要素２８．３０，３２．３
４が存在していない様にセルは１１のセルと全く同様に
作動する。
パワーダウン信号が能動即ち論理ｌになるとトランジス
タ２８．３０がオフする一方トランジスタ３４が導通す
る。従ってピンはチップから絶縁される一方インハータ
１２，１５の入力がアースされそのためＶｌ）６とＴ丁
しコンパチブルセルのインバータ１２．１４のアースと
の間には導通路は存在しない。
タ２８．３０がオフする一方トランジスタ３４が導通す
る。従ってピンはチップから絶縁される一方インハータ
１２，１５の入力がアースされそのためＶｌ）６とＴ丁
しコンパチブルセルのインバータ１２．１４のアースと
の間には導通路は存在しない。
要素２８，３０，３２．３４を含む追加の回路は従って
ＣＭＯＳチップに至る内部回路とピンを駆動する外部回
路を分離する回路を構成する。
ＣＭＯＳチップに至る内部回路とピンを駆動する外部回
路を分離する回路を構成する。
ＭＳ５図は本発明によるＴＴＬコンパチブルセルの第２
の実施形態を示す、この実施形態は第１の形態と類似し
ており同様にカスケード接続された第１のインバータ１
２．１４及び第２のインバータ１８．２０並びに並列接
続された２つのトランジスタ３０．２８を含みこれらの
トランジスタはパワーダウンビンによって直接に及びイ
ンバータ３２を通じてコントロールされる。
の実施形態を示す、この実施形態は第１の形態と類似し
ており同様にカスケード接続された第１のインバータ１
２．１４及び第２のインバータ１８．２０並びに並列接
続された２つのトランジスタ３０．２８を含みこれらの
トランジスタはパワーダウンビンによって直接に及びイ
ンバータ３２を通じてコントロールされる。
第１の実施形態と異なりトランジスタ３４はＰチャネル
型でそのゲートはパワーダウンビン３１ではなくインバ
ータ３２の出力によってコントロールされる０作動は等
価であることは容易にわかるであろう。
型でそのゲートはパワーダウンビン３１ではなくインバ
ータ３２の出力によってコントロールされる０作動は等
価であることは容易にわかるであろう。
本発明の特に好まれる実施形態に就き記載したたがこの
分野の専門家により本発明の要旨を逸脱することなく容
易に変更されることは理解されるであろう。
分野の専門家により本発明の要旨を逸脱することなく容
易に変更されることは理解されるであろう。
第１図は従来の技術のＴＴＬコンパチブルセルの第１の
型の回路図である。 第２図は入力電圧の南数としての、第１図のセルの出力
電圧の表である。 第３図は従来の技術によるＴＴＬコンパチブルセルの第
２の型の回路図である。 第４図は本発明の特に好まれる第１の実施形態によるＴ
ＴＬコンパチブルセルの回路図である。 ｔＰＩＳ図は本発明の特に好まれる他の実施形態による
ＴＴＬコンパチブルセルの回路図である。 １０−・・入力ビン １２．１４・・・インバータ ２８−ＰチャネルＭＯＳトランジスタ ３０・−ＮチャネルＭＯＳトランジスタ３１−・・パワ
ーダウンピン ３２・・・インバータ ３４・・・ＭＯＳトランジスタ
型の回路図である。 第２図は入力電圧の南数としての、第１図のセルの出力
電圧の表である。 第３図は従来の技術によるＴＴＬコンパチブルセルの第
２の型の回路図である。 第４図は本発明の特に好まれる第１の実施形態によるＴ
ＴＬコンパチブルセルの回路図である。 ｔＰＩＳ図は本発明の特に好まれる他の実施形態による
ＴＴＬコンパチブルセルの回路図である。 １０−・・入力ビン １２．１４・・・インバータ ２８−ＰチャネルＭＯＳトランジスタ ３０・−ＮチャネルＭＯＳトランジスタ３１−・・パワ
ーダウンピン ３２・・・インバータ ３４・・・ＭＯＳトランジスタ
Claims (1)
- 【特許請求の範囲】 １、カスケード接続された２つのＣＭＯＳインバータを
含みＴＴＬ論理の信号を受ける様に集積回路の入力ピン
と連動し集積回路が更にパワーダウンピンを有するＣＭ
ＯＳ集積回路用のＴＴＬコンパチブルセルに於て、ＣＭ
ＯＳ集積回路の上記の入力ピン（１０）が並列接続され
たそれぞれＰチャネル及びＮチャネルの第１及び第２の ＭＯＳトランジスタ（２８、３０）を通じて上記の２つ
のインバータ（１２、１４）の第１のインバータの入力
と接続されており第１のトランジスタはパワーダウンピ
ン（３１）によってコントロールされ第２のトランジス
タは上記のパワーダウンピンによって駆動されるインバ
ータ（３２）によってコントロールされてパワーダウン
信号が論理１の時にオフし同信号が論理０の時に能動と
なること、及び第１のインバータの入力とアースとの間
に更に他のＭＯＳトランジスタ（３４）が接続されてお
り、パワーダウン信号が論理１の時に上記の他のＭＯＳ
トランジスタを能動し上記の信号が論理０の時にオフす
る様に上記の他のＭＯＳトランジスタのゲートがコント
ロールされることを特徴とするＴＴＬコンパチブルセル
。 ２、上記の他のＭＯＳトランジスタがＮチャネル型であ
りそのゲートがパワーダウンピンに接続されていること
を特徴とする請求項１に記載のＴＴＬコンパチブルセル
。 ３、上記の他のＭＯＳトランジスタがＰチャネル型でそ
のゲートがパワーダウンピンによって駆動されるインバ
ータの出力に接続されていることを特徴とする請求項１
に記載のＴＴＬコンパチブルセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8719896A IT1216910B (it) | 1987-03-30 | 1987-03-30 | Cella ttl compatibile per circuiti integrati cmos. |
| IT19896A/87 | 1987-03-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63258115A true JPS63258115A (ja) | 1988-10-25 |
Family
ID=11162146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63077929A Pending JPS63258115A (ja) | 1987-03-30 | 1988-03-30 | Ｃｍｏｓ集積回路用のｔｔｌコンパチブルセル |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4888500A (ja) |
| EP (1) | EP0284936A3 (ja) |
| JP (1) | JPS63258115A (ja) |
| IT (1) | IT1216910B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5045730A (en) * | 1989-12-22 | 1991-09-03 | Gte Laboratories Incorporated | Electrical circuitry providing compatibility between different logic levels |
| JPH04120817A (ja) * | 1990-09-11 | 1992-04-21 | Mitsubishi Electric Corp | Ｌｓｉ回路の出力バッファ回路 |
| JP2005510899A (ja) * | 2001-08-09 | 2005-04-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電子装置及びパワーアップ方法 |
| US8169759B2 (en) * | 2008-01-28 | 2012-05-01 | Micron Technology, Inc. | Circuit and methods to protect input buffer |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141825A (en) * | 1979-04-24 | 1980-11-06 | Fujitsu Ltd | Cmos output circuit |
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| JPS6133017A (ja) * | 1984-07-25 | 1986-02-15 | Nec Corp | メモリ回路 |
-
1987
- 1987-03-30 IT IT8719896A patent/IT1216910B/it active
-
1988
- 1988-03-21 EP EP88104453A patent/EP0284936A3/en not_active Withdrawn
- 1988-03-23 US US07/171,954 patent/US4888500A/en not_active Expired - Lifetime
- 1988-03-30 JP JP63077929A patent/JPS63258115A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US4888500A (en) | 1989-12-19 |
| IT8719896A0 (it) | 1987-03-30 |
| IT1216910B (it) | 1990-03-14 |
| EP0284936A2 (en) | 1988-10-05 |
| EP0284936A3 (en) | 1989-08-16 |
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