JP2646771B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2646771B2 JP2646771B2 JP1325138A JP32513889A JP2646771B2 JP 2646771 B2 JP2646771 B2 JP 2646771B2 JP 1325138 A JP1325138 A JP 1325138A JP 32513889 A JP32513889 A JP 32513889A JP 2646771 B2 JP2646771 B2 JP 2646771B2
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- JP
- Japan
- Prior art keywords
- power supply
- type transistor
- transistor
- conductivity
- output terminal
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に３つの論理出力
電圧レベルを有する半導体集積回路に関する。
電圧レベルを有する半導体集積回路に関する。
〔従来の技術〕 従来の技術について、図面を用いて説明する。第３図
は従来例を説明するための回路図である。入力信号22は
出力端子30から出力するデータであり、制御信号23は、
ハイレベル出力を選択する制御信号、第１の正電源24、
第２の正電源25はそれぞれハイレベル出力の電位を決定
する電源である。ｐ−chトランジスタ26、ｐ−chトラン
ジスタ27はハイレベルを出力するためのｐ−chトランジ
スタ、ｎ−chトランジスタ28はロウレベルを出力するた
めのｎ−chトランジスタ、出力端子30は入力信号22及び
制御信号23に従って出力信号を出力する出力端子であ
る。
は従来例を説明するための回路図である。入力信号22は
出力端子30から出力するデータであり、制御信号23は、
ハイレベル出力を選択する制御信号、第１の正電源24、
第２の正電源25はそれぞれハイレベル出力の電位を決定
する電源である。ｐ−chトランジスタ26、ｐ−chトラン
ジスタ27はハイレベルを出力するためのｐ−chトランジ
スタ、ｎ−chトランジスタ28はロウレベルを出力するた
めのｎ−chトランジスタ、出力端子30は入力信号22及び
制御信号23に従って出力信号を出力する出力端子であ
る。
本実施例においては、第１の正電源24は第２の正電源
25より低い電位を持ち、かつ任意に変化することができ
るものとする。
25より低い電位を持ち、かつ任意に変化することができ
るものとする。
このとき、入力信号22がロウレベルならば、制御信号
23にかかわらず、ｐ−chトランジスタ26、ｐ−chトラン
ジスタは共にオフし、ｎ−chトランジスタ28がオンする
ことにより、出力端子30からはロウレベルが出力され
る。
23にかかわらず、ｐ−chトランジスタ26、ｐ−chトラン
ジスタは共にオフし、ｎ−chトランジスタ28がオンする
ことにより、出力端子30からはロウレベルが出力され
る。
次に入力信号22がハイレベルかつ制御信号23がロウの
とき、ｐ−chトランジスタ27、ｎ−chトランジスタ28が
オフし、ｐ−chトランジスタ26がオンすることにより第
１の正電源24に従ったハイレベル出力を出力する。また
入力信号22がハイ、制御信号23がハイのとき、ｐ−chト
ランジスタ26、ｎ−chトランジスタ28がオフし、ｐ−ch
トランジスタ27がオンすることにより正電源25に従った
ハイレベル出力を出力する。
とき、ｐ−chトランジスタ27、ｎ−chトランジスタ28が
オフし、ｐ−chトランジスタ26がオンすることにより第
１の正電源24に従ったハイレベル出力を出力する。また
入力信号22がハイ、制御信号23がハイのとき、ｐ−chト
ランジスタ26、ｎ−chトランジスタ28がオフし、ｐ−ch
トランジスタ27がオンすることにより正電源25に従った
ハイレベル出力を出力する。
このとき、ｐ−chトランジスタ26のドレインに第２の
正電源25に従った電圧がかかるため、ｐ−chトランジス
タ26のバックゲートには、それに等しい電圧を印加する
必要がある。そのためバックゲートを第２の正電源25に
接続される。そのため、ｐ−chトランジスタ26がオンす
るときのゲート電圧は、第２の正電源25によって決まる
ため、第２の正電源25が変動するとｐ−chトランジスタ
26の出力電流能力が変動する。また、図２に示す従来例
の回路も第２の正電源15が変動すると、ｐ−chトランジ
スタ16の出力電流能力が変動する。
正電源25に従った電圧がかかるため、ｐ−chトランジス
タ26のバックゲートには、それに等しい電圧を印加する
必要がある。そのためバックゲートを第２の正電源25に
接続される。そのため、ｐ−chトランジスタ26がオンす
るときのゲート電圧は、第２の正電源25によって決まる
ため、第２の正電源25が変動するとｐ−chトランジスタ
26の出力電流能力が変動する。また、図２に示す従来例
の回路も第２の正電源15が変動すると、ｐ−chトランジ
スタ16の出力電流能力が変動する。
上述した従来の半導体集積回路は、最高電位より低い
ハイレベル出力を行なうためのｐ−chトランジスタのバ
ックゲートが全て最高電位に接続されている。従ってそ
れらのｐ−chトランジスタがオンする際、ゲートの電位
差はその最高電位によって決定され、その電位が変動す
ることにより、それらのｐ−chトランジスタの電流能力
が変化するという欠点がある。
ハイレベル出力を行なうためのｐ−chトランジスタのバ
ックゲートが全て最高電位に接続されている。従ってそ
れらのｐ−chトランジスタがオンする際、ゲートの電位
差はその最高電位によって決定され、その電位が変動す
ることにより、それらのｐ−chトランジスタの電流能力
が変化するという欠点がある。
本発明の目的は、最高電位が変動しても出力電流能力
が一定である半導体集積回路を提供することにある。
が一定である半導体集積回路を提供することにある。
本発明の半導体集積回路は、ソース・ドレイン路が第
１の電源の供給を受ける第１の電源線と出力端子間に接
続された第１の一導電型トランジスタと、ソース・ドレ
イン路が前記第１の電源よりも高い電圧レベルの第２の
電源の供給を受ける第２の電源線と前記出力端子間に接
続された第２の一導電型トランジスタと、ソース・ドレ
イン路が前記第１及び第２の電源のそれぞれより低い電
圧レベルの第３電源の供給を受ける第３の電源線と前記
出力端子間に接続された逆導電型トランジスタと、前記
逆導電型トランジスタが非導通状態の時に前記第１の一
導電型トランジスタと第２の一導電型トランジスタのど
ちらを導通させるかを制御する手段と、前記第１の一導
電型トランジスタが導通状態の時に前記第１の一導電型
トランジスタのバックゲートを前記第１の電源に接続す
る手段と、前記第２の導電型トランジスタが導通状態の
時に前記第１の一導電型トランジスタのバックゲートを
前記第２の電源に接続する手段とを有し、前記第１の一
導電型トランジスタの電流駆動能力を一定に保つことを
特徴とする。
１の電源の供給を受ける第１の電源線と出力端子間に接
続された第１の一導電型トランジスタと、ソース・ドレ
イン路が前記第１の電源よりも高い電圧レベルの第２の
電源の供給を受ける第２の電源線と前記出力端子間に接
続された第２の一導電型トランジスタと、ソース・ドレ
イン路が前記第１及び第２の電源のそれぞれより低い電
圧レベルの第３電源の供給を受ける第３の電源線と前記
出力端子間に接続された逆導電型トランジスタと、前記
逆導電型トランジスタが非導通状態の時に前記第１の一
導電型トランジスタと第２の一導電型トランジスタのど
ちらを導通させるかを制御する手段と、前記第１の一導
電型トランジスタが導通状態の時に前記第１の一導電型
トランジスタのバックゲートを前記第１の電源に接続す
る手段と、前記第２の導電型トランジスタが導通状態の
時に前記第１の一導電型トランジスタのバックゲートを
前記第２の電源に接続する手段とを有し、前記第１の一
導電型トランジスタの電流駆動能力を一定に保つことを
特徴とする。
さらに、前記第２の一導電型トランジスタが導通状態
で、前記出力端子の電位が前記第１の電源の電圧レベル
以上になる時、前記第１の一導電型トランジスタのバッ
クゲートバイアスを前記第２の電源の電圧レベルにする
ことを特徴とする。
で、前記出力端子の電位が前記第１の電源の電圧レベル
以上になる時、前記第１の一導電型トランジスタのバッ
クゲートバイアスを前記第２の電源の電圧レベルにする
ことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を説明するための回路図で
ある。入力信号１は出力端子11から出力するデータであ
り、制御信号２は正側の出力の電位を制御する制御信
号、第１の正電源３及び第２の正電源４は出力端子11か
ら出力される２出力のハイレベル側の２つの電源、レベ
ル変換回路10は論理出力レベルを変換するレベル変換回
路、ｐチャネルトランジスタ５乃至６は出力端子11の出
力を制御するトランジスタ、ｎチャネルトランジスタ９
は出力端子11の出力を制御するトランジスタである。但
し、第２の正電源４は第１の正電源３より高い電圧を有
しているとする。
ある。入力信号１は出力端子11から出力するデータであ
り、制御信号２は正側の出力の電位を制御する制御信
号、第１の正電源３及び第２の正電源４は出力端子11か
ら出力される２出力のハイレベル側の２つの電源、レベ
ル変換回路10は論理出力レベルを変換するレベル変換回
路、ｐチャネルトランジスタ５乃至６は出力端子11の出
力を制御するトランジスタ、ｎチャネルトランジスタ９
は出力端子11の出力を制御するトランジスタである。但
し、第２の正電源４は第１の正電源３より高い電圧を有
しているとする。
まず入力信号１がロウレベルのとき、制御信号２に関
わらず、ｐ−chトランジスタ５、ｐ−chトランジスタ８
はともにオフし、ｎ−chトランジスタ９がオンすること
によって、出力端子10にはGNDレベルが出力される。
わらず、ｐ−chトランジスタ５、ｐ−chトランジスタ８
はともにオフし、ｎ−chトランジスタ９がオンすること
によって、出力端子10にはGNDレベルが出力される。
次に、入力信号１がハイレベル、制御信号２もハイレ
ベルのときは、ｐ−chトランジスタ５、ｎ−chトランジ
スタ９がオフし、ｐ−chトランジスタ８がオンすること
により、出力端子10には第２の正電源４によって決ま
る、ハイレベルが出力される。このとき、ｐ−chトラン
ジスタ６がオンし、ｐ−chトランジスタ７がオフするこ
とにより、ｐ−chトランジスタ５のバックゲートには第
２の正電源４が印加され、第２の正電源３側に電流が流
れることはない。
ベルのときは、ｐ−chトランジスタ５、ｎ−chトランジ
スタ９がオフし、ｐ−chトランジスタ８がオンすること
により、出力端子10には第２の正電源４によって決ま
る、ハイレベルが出力される。このとき、ｐ−chトラン
ジスタ６がオンし、ｐ−chトランジスタ７がオフするこ
とにより、ｐ−chトランジスタ５のバックゲートには第
２の正電源４が印加され、第２の正電源３側に電流が流
れることはない。
次に入力信号１がハイレベル、制御信号２もロウレベ
ルのとき、ｐ−chトランジスタ５がオンし、ｐ−chトラ
ンジスタ８、ｎ−chトランジスタ９がオフして、正電源
３に従った高レベル出力電圧が出力される。このとき、
制御信号２に従い、ｐ−chトランジスタ７がオンし、ｐ
−chトランジスタ６をオフすることにより、ｐ−chトラ
ンジスタ５のバックゲートには、第１の正電源３が供給
され、ｐ−chトランジスタ５のゲート・ソース電圧は第
１の正電源３の電位のみによって規定されるため、第２
の正電源４が変化しても、出力端子11のハイレベル出力
電流は変化しない。
ルのとき、ｐ−chトランジスタ５がオンし、ｐ−chトラ
ンジスタ８、ｎ−chトランジスタ９がオフして、正電源
３に従った高レベル出力電圧が出力される。このとき、
制御信号２に従い、ｐ−chトランジスタ７がオンし、ｐ
−chトランジスタ６をオフすることにより、ｐ−chトラ
ンジスタ５のバックゲートには、第１の正電源３が供給
され、ｐ−chトランジスタ５のゲート・ソース電圧は第
１の正電源３の電位のみによって規定されるため、第２
の正電源４が変化しても、出力端子11のハイレベル出力
電流は変化しない。
すなわち、ｐ−chトランジスタ５の駆動電流を一定に
できる。
できる。
以上説明した実施例においてのMOSトランジスタの導
電型は、本発明ではこれに限定されることなく、それぞ
れ逆導電型にしてもそれぞれの信号を変化させれば、同
一の効果が得られる。
電型は、本発明ではこれに限定されることなく、それぞ
れ逆導電型にしてもそれぞれの信号を変化させれば、同
一の効果が得られる。
以上説明したように本発明は、最高電位よりも低い出
力を有する素子について、一定電圧をバックゲートに供
給することにより、出力端子の出力電流特性を最高電位
の変動に対し無関係に一定にできるという効果がある。
力を有する素子について、一定電圧をバックゲートに供
給することにより、出力端子の出力電流特性を最高電位
の変動に対し無関係に一定にできるという効果がある。
第１図は本発明の第１の実施例を説明するための回路
図、第２図は、従来例を説明するための回路図、第３図
は別の従来例を説明するための回路図である。 1,12,22……入力信号、2,13,23……制御信号、3,14,24
……第１の正電源、4,15,25……第２の正電源、５〜8,1
6〜18,26〜27……ｐ−chトランジスタ、9,19,28……ｎ
−chトランジスタ、10,20,29……レベル変換回路、11,2
1,30……出力端子。
図、第２図は、従来例を説明するための回路図、第３図
は別の従来例を説明するための回路図である。 1,12,22……入力信号、2,13,23……制御信号、3,14,24
……第１の正電源、4,15,25……第２の正電源、５〜8,1
6〜18,26〜27……ｐ−chトランジスタ、9,19,28……ｎ
−chトランジスタ、10,20,29……レベル変換回路、11,2
1,30……出力端子。
Claims (2)
- 【請求項１】ソース・ドレイン路が第１の電源の供給を
受ける第１の電源線と出力端子間に接続された第１の一
導電型トランジスタと、ソース・ドレイン路が前記第１
の電源よりも高い電圧レベルの第２の電源の供給を受け
る第２の電源線と前記出力端子間に接続された第２の一
導電型トランジスタと、ソース・ドレイン路か前記第１
及び第２の電源のそれぞれより低い電圧レベルの第３の
電源の供給を受ける第３の電源線と前記出力端子間に接
続された逆導電型トランジスタと、前記逆導電型トラン
ジスタが非導通状態の時に第１の一導電型トランジスタ
と第２の一導電型トランジスタのどちらを導通させるか
を制御する手段と、前記第１の一導電型トランジスタが
導通状態の時に前記第１の一導電型トランジスタのバッ
クゲートを前記第１の電源に接続する手段と、前記第２
の一導電型トランジスタが導通状態の時に前記第１の導
通型トランジスタのバックゲートを前記第２の電源に接
続する手段とを有し、前記第１の一導電型トランジスタ
の電流駆動能力を一定に保つことを特徴とする半導体集
積回路。 - 【請求項２】前記第２の一導電型トランジスタが導通状
態で、前記出力端子の電位が前記第１の電源の電圧レベ
ル以上になる時、前記第１の一導電型トランジスタのバ
ックゲートバイアスを前記第２の電源の電圧レベルにす
ることを特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325138A JP2646771B2 (ja) | 1989-12-14 | 1989-12-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325138A JP2646771B2 (ja) | 1989-12-14 | 1989-12-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03185923A JPH03185923A (ja) | 1991-08-13 |
| JP2646771B2 true JP2646771B2 (ja) | 1997-08-27 |
Family
ID=18173486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1325138A Expired - Lifetime JP2646771B2 (ja) | 1989-12-14 | 1989-12-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2646771B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003204259A (ja) | 2002-01-07 | 2003-07-18 | Mitsubishi Electric Corp | 多値論理回路 |
| US7469016B2 (en) | 2004-12-03 | 2008-12-23 | Panasonic Corporation | Circuit for generating ternary signal |
| JP5290015B2 (ja) | 2009-03-25 | 2013-09-18 | ルネサスエレクトロニクス株式会社 | バッファ回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57135525A (en) * | 1981-02-16 | 1982-08-21 | Nec Corp | Semiconductor device |
| JPS6298828A (ja) * | 1985-10-24 | 1987-05-08 | Nec Corp | 三値論理回路 |
-
1989
- 1989-12-14 JP JP1325138A patent/JP2646771B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03185923A (ja) | 1991-08-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
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|
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