JPS6057456A - マイクロプロセツサのメモリアクセス装置 - Google Patents
マイクロプロセツサのメモリアクセス装置Info
- Publication number
- JPS6057456A JPS6057456A JP16413883A JP16413883A JPS6057456A JP S6057456 A JPS6057456 A JP S6057456A JP 16413883 A JP16413883 A JP 16413883A JP 16413883 A JP16413883 A JP 16413883A JP S6057456 A JPS6057456 A JP S6057456A
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- Japan
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- data
- microprocessor
- address
- memory
- memory element
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、マイクロプロセッサとマイクロプロセッサの
外部データバス巾よシ小さいデータ巾を持つメモリ装置
との結合方式に関するものである。
外部データバス巾よシ小さいデータ巾を持つメモリ装置
との結合方式に関するものである。
従来のマイクロプロセッサに結合されるメモリ装置は、
マイクロプロセッサの外部データバス巾と同じデータ［
］」を持つ。従がってマイクロプロセッサの外部データ
バスとメモリ素子のデータ巾が一致している場合、合理
的であるが、マイクロプロセッサの外部データバス中が
メモリ素子のデータバス巾よシ大きい場合、メモリ素子
を増加しマイクロプロセッサの外部データバス巾に一致
させていた。
マイクロプロセッサの外部データバス巾と同じデータ［
］」を持つ。従がってマイクロプロセッサの外部データ
バスとメモリ素子のデータ巾が一致している場合、合理
的であるが、マイクロプロセッサの外部データバス中が
メモリ素子のデータバス巾よシ大きい場合、メモリ素子
を増加しマイクロプロセッサの外部データバス巾に一致
させていた。
本発明は以上の点に鑑みてなされたものであシ、目的と
するところはメモリ素子を追加することなく、マイクロ
プロセッサとメモリ装置を結合させる改良されたマイク
ロプロセッサのメモリアクセス装置を提供することであ
る。
するところはメモリ素子を追加することなく、マイクロ
プロセッサとメモリ装置を結合させる改良されたマイク
ロプロセッサのメモリアクセス装置を提供することであ
る。
本発明は上記目的を達成するためにマイクロプロセッサ
から与えられるメモリ素子アドレスを変換するアドレス
変換器と、メモリ素子から読み出したデータを一時記憶
するレジスタとを備え、メモリ装置のデータバス幅を見
かけ上マイクロプロセッサのデータバス幅と同一とした
ものであシリ下詳細に説明する。
から与えられるメモリ素子アドレスを変換するアドレス
変換器と、メモリ素子から読み出したデータを一時記憶
するレジスタとを備え、メモリ装置のデータバス幅を見
かけ上マイクロプロセッサのデータバス幅と同一とした
ものであシリ下詳細に説明する。
以下、２Ｎビツトの外部データバスを持つマイクロプロ
セツサとＮビットｒｌｌのデータバスを持つメモリ素子
の場合を一例として具体的に詳細を述べる。
セツサとＮビットｒｌｌのデータバスを持つメモリ素子
の場合を一例として具体的に詳細を述べる。
第１図はマイクロプロセツサとメモリ装置の構成を示す
もので、図中１１は２ＮピッＩ−ｒｌ］の外部データバ
スを持つマイクロプロセツサ（以下ＣＰＵと称す。）、
１４はＮピッ） １１１のメモリ素子、１２はＮビット
巾のメモリ素子１４を持つメモリ装置（以下ＭＥＭと称
す。）、１３はアドレス変換器、１５はメモリ制御回路
、２ノは２ Ｎ ｂｉｔ巾のＣＰＵの外部データバス、
２２はＮピッ１叫１」のメモリ素子１４のデータバス、
３１はＣＰＵ Ｊ １と耶Ｍ１２を接続する２Ｎビツト
巾のシステムデータバスのうち上位Ｎビットのパス、３
２は下位Ｎビットのパス、４１はＣＰＵ１１の２Ｎビッ
トのデータバストランシーバ、４２はＭＥＭ ｉ ２の
上位Ｎビットのデータトランシーバ、４３はＭＥＭ ７
２の下位Ｎビットのデータトランシーバ、４４はデータ
を保持するためのレジスタ、４５は２Ｎビツトのシステ
ムパス３１．３２上のデータをＮビット巾のメモリ素子
１４のデータバス２２に乗せるためのデータマルチプレ
クサ、５ノはＣＰＵ １１が口１２からのデータの読み
出しを制御するリード線、５２はＣＰＵ １１がＭＥＭ
Ｉ ２ヘデータの１き込みを制御するライト線、５３
は■Ｘノ２がＣＰＵ １７の指示する動作を完了したこ
とを示す応答線、６１１ｄ、ＣＰＵＩＩのアドレスバス
、６２はアドレス変換器１３のアドレスバスである。
もので、図中１１は２ＮピッＩ−ｒｌ］の外部データバ
スを持つマイクロプロセツサ（以下ＣＰＵと称す。）、
１４はＮピッ） １１１のメモリ素子、１２はＮビット
巾のメモリ素子１４を持つメモリ装置（以下ＭＥＭと称
す。）、１３はアドレス変換器、１５はメモリ制御回路
、２ノは２ Ｎ ｂｉｔ巾のＣＰＵの外部データバス、
２２はＮピッ１叫１」のメモリ素子１４のデータバス、
３１はＣＰＵ Ｊ １と耶Ｍ１２を接続する２Ｎビツト
巾のシステムデータバスのうち上位Ｎビットのパス、３
２は下位Ｎビットのパス、４１はＣＰＵ１１の２Ｎビッ
トのデータバストランシーバ、４２はＭＥＭ ｉ ２の
上位Ｎビットのデータトランシーバ、４３はＭＥＭ ７
２の下位Ｎビットのデータトランシーバ、４４はデータ
を保持するためのレジスタ、４５は２Ｎビツトのシステ
ムパス３１．３２上のデータをＮビット巾のメモリ素子
１４のデータバス２２に乗せるためのデータマルチプレ
クサ、５ノはＣＰＵ １１が口１２からのデータの読み
出しを制御するリード線、５２はＣＰＵ １１がＭＥＭ
Ｉ ２ヘデータの１き込みを制御するライト線、５３
は■Ｘノ２がＣＰＵ １７の指示する動作を完了したこ
とを示す応答線、６１１ｄ、ＣＰＵＩＩのアドレスバス
、６２はアドレス変換器１３のアドレスバスである。
ＣＰＵ １１がＭＥＭ １２のアドレスａ１及びａ２が
らデータを読み出す場合について、以下に説明する。
らデータを読み出す場合について、以下に説明する。
ＣＰＵ Ｉ Ｊはまず、アドレスバス６ＩＫａを出力し
、リード線５１をアクティブにする。ＭＥＭ １２は、
アドレスバス６ノのデータａｆニアドレス変換器１３で
変換し、ａｌを作り、アドレスバス６２を通してメモリ
素子１４に出力する。またＭＦＭ１２はリード線５ノが
アクティブになると、メモリ制御回路１５の指示で、メ
モリ素子１４のアドレスミノからデータの読み出しを開
始する。メモリ素子１４からの読み出しが終了すると、
メモリ制御回路１５は、読み出しデータをレジスタ４４
に入れる。次に、アドレス変換器１３はメモ、り制御回
路１５の指示で、アドレスａ２を作シ、アドレスバス６
２を通してメモリ素子１４に出力し、アドレスａ２から
のデータの読み出しを開始する。
、リード線５１をアクティブにする。ＭＥＭ １２は、
アドレスバス６ノのデータａｆニアドレス変換器１３で
変換し、ａｌを作り、アドレスバス６２を通してメモリ
素子１４に出力する。またＭＦＭ１２はリード線５ノが
アクティブになると、メモリ制御回路１５の指示で、メ
モリ素子１４のアドレスミノからデータの読み出しを開
始する。メモリ素子１４からの読み出しが終了すると、
メモリ制御回路１５は、読み出しデータをレジスタ４４
に入れる。次に、アドレス変換器１３はメモ、り制御回
路１５の指示で、アドレスａ２を作シ、アドレスバス６
２を通してメモリ素子１４に出力し、アドレスａ２から
のデータの読み出しを開始する。
メモリ制御回路１５はメモリ素子１４のアドレスａ２か
らのデータ読み出しが終了すると、パストランシーバ４
２．４３をドライブし、データをシステムデータバスＪ
１ 、３２に出力し、応答線５３をアクティブにする
。ＣＰＵ １１は、応答線５３がアクティブになったこ
とで、データを読み込み、リード線５１をインアクティ
ブにし、２Ｎビツトのデータ読み込みを終了する。ＭＦ
ｉＭ ７２はリード線５１がインアクティブになったこ
とで、応答線５３をインアクティブにし、全ての動作は
完了する。
らのデータ読み出しが終了すると、パストランシーバ４
２．４３をドライブし、データをシステムデータバスＪ
１ 、３２に出力し、応答線５３をアクティブにする
。ＣＰＵ １１は、応答線５３がアクティブになったこ
とで、データを読み込み、リード線５１をインアクティ
ブにし、２Ｎビツトのデータ読み込みを終了する。ＭＦ
ｉＭ ７２はリード線５１がインアクティブになったこ
とで、応答線５３をインアクティブにし、全ての動作は
完了する。
以上、述べたように、本発明によれば、データビット巾
が相違するＣＰＵとメモリ素子が接続することができ、
■漸を従来よシ安価に構成できる。
が相違するＣＰＵとメモリ素子が接続することができ、
■漸を従来よシ安価に構成できる。
上記の例はＭＥＭ １２からの読み出しであるが、次に
ＣＰＵ ７１がＭＥＭ １２のアドレスｂ１及びｂ２に
２Ｎビツト巾のデータＣ（上位Ｎビットデータをｃ）、
下位Ｎビットデータをｃ２とする。）を書き込む場合に
ついて説明する。
ＣＰＵ ７１がＭＥＭ １２のアドレスｂ１及びｂ２に
２Ｎビツト巾のデータＣ（上位Ｎビットデータをｃ）、
下位Ｎビットデータをｃ２とする。）を書き込む場合に
ついて説明する。
ＣＰＵ １７は、データＣをトランシーバ４ノを通して
、システムデータバス３１．３２に出力する。
、システムデータバス３１．３２に出力する。
さらにアドレスバス６ノにｂを出力し、ライト線５２を
アクティブにする。ＭＥＭ １２は、アドレスバス６ノ
のデータｂを、アドレス変換器１３でｂノを作シ、アド
レスバス６２を通シテ、メモリ素子１４に出力する。ま
たＭＥＭ １２はライト線５２がアクティブになると、
メモリ制御回路１５の指示で、システムデータバス３ノ
のデータｃノを、トランシーバ−４２およびマルチプレ
クサ４５全通して、メモリ素子１４のデータバス２２に
乗せる。次にメモリ制御回路１５の指示で、メモリ素子
１４はアドレスｂ１にデータｃｌを書き込む。
アクティブにする。ＭＥＭ １２は、アドレスバス６ノ
のデータｂを、アドレス変換器１３でｂノを作シ、アド
レスバス６２を通シテ、メモリ素子１４に出力する。ま
たＭＥＭ １２はライト線５２がアクティブになると、
メモリ制御回路１５の指示で、システムデータバス３ノ
のデータｃノを、トランシーバ−４２およびマルチプレ
クサ４５全通して、メモリ素子１４のデータバス２２に
乗せる。次にメモリ制御回路１５の指示で、メモリ素子
１４はアドレスｂ１にデータｃｌを書き込む。
次にアドレス変換器１３はメモリ制御回路１５の指示で
、アドレスｂ２を作シ、ア１０レスパス６２を通してメ
モリ素子１４に出力し、システムデータバス３２にある
データｃ２は、トランシーバ４３およびマルチプレクサ
４５全通しメモリ素子１４のデータバス２２に乗る。メ
モリ制御回路１５の指示でメモリ素子１４は、アドレス
ｂ２にデ、−りｃ２を書き込み、応答線５３ｆニアクチ
イブニスる。ＣＰＵ １１は応答線５３がアクティブに
なったことで、ライト線５２をインアクティブにし、デ
ータの書き込みを終了する。ＭＥＭ１２はライト線５２
がインアクティブとなったことで、応答線５３をインア
クティブにし、全ての動作は完了する。
、アドレスｂ２を作シ、ア１０レスパス６２を通してメ
モリ素子１４に出力し、システムデータバス３２にある
データｃ２は、トランシーバ４３およびマルチプレクサ
４５全通しメモリ素子１４のデータバス２２に乗る。メ
モリ制御回路１５の指示でメモリ素子１４は、アドレス
ｂ２にデ、−りｃ２を書き込み、応答線５３ｆニアクチ
イブニスる。ＣＰＵ １１は応答線５３がアクティブに
なったことで、ライト線５２をインアクティブにし、デ
ータの書き込みを終了する。ＭＥＭ１２はライト線５２
がインアクティブとなったことで、応答線５３をインア
クティブにし、全ての動作は完了する。
以上詳細に説明したように本発明によれば簡単な回路を
追加するだけでマイクロプロセッサと該マイクロプロセ
ッサのデータバス幅よシ小さいデータバス幅のメモリ素
子との結合を見かけ上回−データパス幅で結合している
如くすることが可能となシ装置の低価格化を実現できる
利点がある。
追加するだけでマイクロプロセッサと該マイクロプロセ
ッサのデータバス幅よシ小さいデータバス幅のメモリ素
子との結合を見かけ上回−データパス幅で結合している
如くすることが可能となシ装置の低価格化を実現できる
利点がある。
図ハマイクロプロセッサとメモリ装置との結合を示すブ
ロック図である。 １１・・・マイクロプロセッサ（ＣＰＵ）、１２・・・
メモリ装置（ＭＥＭ）、１ 、？・・・アドレス変換器
、１４・・・メモリ素子、１５・・・メモリ制御回路、
４１〜４３・・・トランシーバ−１４４・・・レノスタ
、４５・・・マルチプレクサ。 特許出願人 沖電気工業株式会社
ロック図である。 １１・・・マイクロプロセッサ（ＣＰＵ）、１２・・・
メモリ装置（ＭＥＭ）、１ 、？・・・アドレス変換器
、１４・・・メモリ素子、１５・・・メモリ制御回路、
４１〜４３・・・トランシーバ−１４４・・・レノスタ
、４５・・・マルチプレクサ。 特許出願人 沖電気工業株式会社
Claims (1)
- マイクロプロセッサと該マイクロプロセッサのデータバ
ス幅よシ小さいデータバス幅のメモリ素子を有し、マイ
クロプロセッサとメモリ素子間でデータ転送を行うマイ
クロプロセッサのメモリアクセス装置において、マイク
ロプロセッサから匈見られるメモリ素子アドレスを変換
するアドレス変換器と、メモリ素子から読み出したデー
タを一時記憶するレジスタとを備え、メモリ装置のデー
タバス幅を見かけ上マイクロプロセッサのデータバス幅
と同一としたことを特徴とするマイクロプロセッサのメ
モリアクセス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16413883A JPS6057456A (ja) | 1983-09-08 | 1983-09-08 | マイクロプロセツサのメモリアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16413883A JPS6057456A (ja) | 1983-09-08 | 1983-09-08 | マイクロプロセツサのメモリアクセス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6057456A true JPS6057456A (ja) | 1985-04-03 |
Family
ID=15787467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16413883A Pending JPS6057456A (ja) | 1983-09-08 | 1983-09-08 | マイクロプロセツサのメモリアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057456A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5758280A (en) * | 1980-09-25 | 1982-04-07 | Nec Home Electronics Ltd | Method for making memory address |
-
1983
- 1983-09-08 JP JP16413883A patent/JPS6057456A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5758280A (en) * | 1980-09-25 | 1982-04-07 | Nec Home Electronics Ltd | Method for making memory address |
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