JPH03228163A

JPH03228163A - データ転送装置

Info

Publication number: JPH03228163A
Application number: JP2201690A
Authority: JP
Inventors: Takeshi Hajika; 羽鹿　健
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1990-02-02
Filing date: 1990-02-02
Publication date: 1991-10-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、中央処理装置を介さず、メモリと入出力装置
との間でデータ転送を行なうデータ転送装置に関する。

（従来の技術）第２図は従来のデータ転送装置の一例を示すブロック図
である。

同図において、１は中央処理装置（以下、ＣＰＵという
。）　２はメモリ装置（以下、ＭＥＭという、）、３は
入出力装置（以下、Ｉｌｏという。）、４はダイレクト
・メモリ・アクセス・コントローラ（以下、ＤＭＡＣと
いう。）である。５は、ＣＰＵ　１とＭＥＭ２が接続さ
れたアドレスバスである。ＤＭＡＣ４はアドレスバス５
′を介してアドレスバス５に接続される。

ＣＰＵＩから出力されたアドレス信号ａは、アドレスバ
ス５を介してＭＥＭ２に与えられ、またＤＭＡＣ４から
出力されたアドレス信号ａはアドレスバス５′、５を介
してＭＥＭ２に与えられる。また、６はデータバスであ
って、このデータバス６にＣＰＵ　１は接続されている
。ＭＥＭ２及びｌ１０３は、夫々データバス６′及び６
″を介してデータバス６に接続されている。また、ＢＥ
３〜ＢＥＯは、データバス上のどの位置のバイトデータ
が有効かを示すバイトイネーブル信号であり、ＣＰＵ　
ｌ及びＤＭＡＣ４から出力されたバイトイネーブル信号
ＢＥ３〜ＢＥＯは信号線１２．１２’　を介してＭＥＭ
２に与えられる。また、７はｌ１０３に対するリード・
ライト制御信号（以下、Ｉ　ＯＲＤ／ＷＲという。）を
送る信号線であって、ＣＰＵ１及びＤＭＡＣ４から出力
されたＩ　ＯＲＤ／ＷＲｂ、　ｂ’は信号線７を介して
ｌ１０３に与えられる。また、８はＭＥＭ２に対するリ
ード・ライト制御信号（以下、Ｍ　Ｅ　Ｍ　ＲＤ／ＷＲ
という。）を送る信号線であって、ＣＰＵ　１及びＤＭ
ＡＣ４から出力されたＭ　Ｅ　Ｍ　ＲＤ／ＷＲｃ　、　
ｃは信号線８を介してＭＥＭ２に与えられる。また、ｅ
は、ｌ１０３からＤＭＡＣ４に対するダイレクト・メモ
リ・アクセス（以下、ＤＭＡという。）転送要求信号、
ｆはＤＭＡＣ４からｌ１０３へのＤＭＡ転送許可信号、
ｇはＤＭＡＣ４からＣＰＵＩに対するバス使用要求信号
、ｈはＣＰＵ１からＤＭＡＣ４に対するバス使用許可信
号である。

次に、第３図を用いてＤＭＡ転送動作について説明する
。なお、第３図は、第２図のＤＭＡ転送動作説明のため
のタイムチャートである。

第３図（Ａ）に示すように、ＴＩ、Ｔ２期間において、
アドレスバス５、データバス６、信号線７，８．１２は
、ＣＰＵ　１が使用しており、ＤＭＡＣ４は待機状態で
ある。ここで、Ｔ２期間において、工１０３がＤＭＡ転
送転送要求信号箱３図（Ｂ）に示すように論理“０”　
（ロウレベル）とすることにより、ＤＭＡＣ４に対して
ＤＭＡ転送の要求を通知する。ＤＭＡＣ４は、ＤＭＡ転
送転送要求信号箱理“０”になったことにより、ＣＰｔ
Ｊ　１に対して、バス使用要求信号ｇを第３図（Ｄ）に
示すように論理“Ｏ”にし、バスを解放することを要求
する。ＣＰＵ　１は、現在の処理が終了すると、バス使
用許可信号りを第３図（Ｅ）に示すように論理“０”に
することにより、ＤＭＡＣ４に対してバスを解放したこ
とを知らせる。ＤＭＡＣ４は、バス使用許可信号りによ
り、ＣＰＵ　１がバスを解放したことを確認すると、ｌ
１０３に対してＤＭＡ転送転送許可信号節３図（Ｃ）に
示すように論理“０”とし、ＤＭＡ転送を開始したこと
を通知すると共に、ＭＥＭＲＤ／ＷＲｃ’　、　　Ｉ　
ＯＲＤ／ＷＲｂ’　、バイトイネーブル信号ＢＥ３〜Ｂ
ＥＯ及びＭＥＭ２に対するアドレス信号ａを出力する。

Ｉ　ＯＲＤ／ＷＲｂ′、　ＭＥＭＲＤ／ＷＲｃ’によっ
て、ＭＥＭ２とｌ１０３のうち該当する一方は、データ
バス６にデータを出力し、該当する他方はデータバス６
からそのデータを入力する。ｌ１０３は、データ転送終
了により、ＤＭＡ転送転送要求信号箱３図（Ｂ）に示す
ように論理“ｌ”　（ハイレベル）にしてＤＭＡ転送要
求を中止したことをＤＭＡＣ４に通知する。

これにより、ＤＭＡＣ４は、バス使用要求信号ｇ及びＤ
ＭＡ転送転送許可信号節３図（Ｄ）及び（Ｃ）に示すよ
うに論理“１”にする。ＣＰＵＩはバス使用要求信号ｇ
が論理“１“になると、再びバスを使用するためバス使
用許可信号りを第３図（Ｅ）に示すように論理“ビにし
て、ノ（スの使用を始める。第３図において、Ｔ３期間
は、上述したＤＭＡ転送のサイクルを示し、Ｔ４期間は
再びＣＰＵがバスを使用しているサイクルを示している
。

（発明が解決しようとする課題）しかしながら、上述した従来のデータ転送装置では、Ｄ
ＭＡＣ４がＣＰＵ１に対しバス使用要求信号ｇを出力し
てから、ＣＰＵ　１がバスを解放するまでの間（第３図
（Ｄ）、（Ｅ）に示すｔ１時間）、ｌ１０３のデータ転
送が待たされることになる。しかもＤＭＡ転送の回数が
多くなり、かつＤＭＡ転送の間隔が短くなるほど、ＣＰ
Ｕ　１がバスを使用できない時間が増加すると共に、ｌ
１０３が待たされる時間（合計）も長くなってしまうと
いう問題があった。

また、データバス６が例えば３２ビツトであっても、ｌ
１０３のデータ幅が例えば８ビツトである（データバス
６″　（ＩＯババスも８ビツトである）と、３２ビツト
に対しては、８ビツトのデータ転送を４回行なう必要が
ある。このようにデータバス６の幅に対して、ｌ１０３
のデータ幅が小さい場合に、ＤＭＡＣ４がバスを使用す
る回数が増加し、このためＣＰＵ　１は、更にバスを使
用できない時間が増加することになり、ＣＰＵ　１の処
理能力の低下をもたらすという問題もあった。

そこで、本発明の目的は、このような従来の問題点に鑑
み、ＤＭＡ転送を行なうに当たり、ＣＰＵがバスを解放
するまでのＩｌｏの待ち時間を少なくし、かつＣＰＵの
処理能力を極力低下させないようにしたデータ転送装置
を提供することにある。

（課題を解決するための手段）本発明は、ＤＭＡコントローラにより入出力装置とメモ
リ間のデータ転送を行なうデータ転送装置において、前
記入出力装置と前記メモリ間のデータバスは、前記ＤＭ
Ａコントローラによって前記ＤＭＡコントローラと前記
入出力装置間の第１のデータバスと、前記ＤＭＡコント
ローラと前記メモリ間の第２のデータバスとに分離され
、更に前記ＤＭＡコントローラは、前記入出力装置ある
いは前記メモリからの転送データを一時保持しておく一
時保持回路と、この一時保持回路に、前記入出力装置あ
るいは前記メモリからのデータを組立てあるいは分割す
ることにより転送先の前記第１のデータバスあるいは第
２のデータバスのデータ幅に合わせられるように、前記
データを保持させた上で、その組立てたあるいは分割し
たデータを転送先の前記第１あるいは第２のデータバス
に送出させるべく制御する制御回路とを備えてなるもの
である。

（作用）ＤＭＡコントローラでは、入出力装置あるいはメモリか
らの転送データが一時保持回路Ｇこ一〇！（呆持される
。そしてＤＭＡコントローラ内の市１１卸回路は、入出
力装置あるいはメモリからのデータを組立てあるいは分
割することにより転送先の第１のデータバスあるいは第
２図のデータＲスのデータ幅に合わせられるように、前
記データを−Ｂ寺イ呆持回路に保持させた上で、その組
立てたある１７Ｘ４ま分割したデータを転送先の第１の
データノ＜スあるいは第２のデータバスに送出させる。

そして転送データは転送先である入出力装置ある１、／
）番まメモ１ノに格納される。

（実施例）次に、本発明の実施例について図面を用し１て説明する
。

第１図は本発明によるデータ転送装置の一実施例を示す
ブロック図、第５図は第１図のＤＭＡＣ４′の一実施例
を示すプロ・ツク図である。第１図において、第２図と
同−又は相当部分には同符号を用いている。第５図にお
いて、第１図と同−又は相当部分には同符号を用いて５
ｓる。

第１図において、４′はＤＭＡＣ，９はデコーダである
。ＣＰＵ　１はアドレスバス５を介してＭＥＭ２及びデ
コーダ９に接続されており、ＣＰＵ　１はアドレス信号
ａをアドレスバス５を介してＭＥＭ２及びデコーダ９に
供給することができるようになっている。また、ＤＭＡ
Ｃ４’は、アドレスバス５′を介してアドレスバス５に
接続されており、ＤＭＡＣ４’　はアドレス信号ａをア
ドレスバス５′、５を介してＭＥＭ２に供給することが
できるようになっている。また、データバス６は、ＣＰ
Ｕ　１に接続され、かつデータバス６′を介してＭＥＭ
２に接続されている。また、データバス６は、データバ
ス１０を介してＤＭＡＣ４’　に接続されている。また
、ＣＰＵ　１及びＤＭＡＣ４’から出力されたバイトイ
ネーブル信号は、信号線１２．１２’を介してＭＥＭ２
に接続されている。

また、Ｉ　ＯＲＤ／ＷＲはＣＰＵＩから出力され、信号
線７を介してＤＭＡＣ４’　に供給されるようになって
いる。また、Ｍ　Ｅ　Ｍ　ＲＤ／ＷＲｃ　、　ｃ　’は
夫々ＣＰＵＩ、ＤＭＡＣ４から出力され、信号線８を介
してＭＥＭ２に供給されるようになっている。

また、１１はｌ１０３のデータバスであって、このデー
タバス１１によって工１０３とＤＭＡＣ４′　とが接続
されている。また、ｉはＤＭＡＣ４′からｌ１０３に供
給される、ｌ１０３に対するリード・ライト制御信号（
Ｉ　ＯＲＤ／ＷＲ）である。Ｊは、ＤＭＡＣ４’　に供
給するデコーダ９の出力であって、このデコーダ９の出
力ｊは、ＤＭＡＣ４’　あるいはｌ１０３がｃｐｕｔか
らアクセスされていることを示す信号である。

次に、ＤＭＡＣ４’の構成を第５図を用いて説明する。

第５図において、４０は、ＣＰＵＩ及びＭＥＭ２側のデ
ータバッファであって、このデータバッファ４０はデー
タバス１０を介してデータバス６に接続されている。ま
た、４１はｌ１０３側のデータバッファであって、この
データバッファ４１はデータバス１１を介してｌ１０３
に接続されている。また、４２はＤＭＡＣ４’内部のデ
ータバスであって、この内部データバス４２によってデ
ータバッファ４０とデータバッファ４１は接続されてい
る。また、４３はアドレスバッファであって、このアド
レスバッファ４３は、アドレスバス５′を介してアドレ
スバス５に接続されている。また、４８はバイトイネー
ブル制御回路であって、バイトイネーブル制御回路４８
の出力であるバイトイネーブル信号ＢＥ３〜ＢＥＯは信
号線１２’　を介して信号線１２に接続されている。

また、４４は、ＤＭＡ転送データを保持しておく本発明
の一時保持回路としてのバッファレジスタであって、こ
のバッファレジスタ４４は、データバス４２′を介して
内部データバス４２に接続されている。また、４５はＤ
ＭＡ転送を制御する本発明の制御回路としてのＤＭＡ転
送制御回路、４６は調停回路である。４７は、ＤＭＡＣ
４’内部のアドレスバスであって、ＤＭＡ転送制御回路
４５はアドレスバス４７の上位３０ビツトを介してアド
レスバッファ４３に接続され、下位２ビツトを介してバ
イトイネーブル制御回路４８に接続されている。アドレ
スバッファ４３及びバイトイネーブル制御回路４８には
、ＤＭＡ転送制御回路４５よりアドレスバッファ４３及
びバイトイネーブル制御回路４８からのバイトイネーブ
ル信号の出力イネーブル信号が供給されるようになって
いる。

なお、バッファレジスタ４４には、ＤＭＡ転送制御回路
４５よりバッファレジスタ４４の出力制御信号及びバッ
ファレジスタ４４に対するデータ・ライト信号βが供給
されるようになっている。

また、データバッファ４１には、ＤＭＡ転送制御回路４
５よりデータバッファ４１の方向制御信号ｎ及びイネー
ブル信号０が供給されるようになっている。データバッ
ファ４１は、方向制御信号ｎが論理“Ｏ”のとき、図示
左方向に（データバス８から内部データバス４２の方向
に）データを通すようになっている。また、データバッ
ファ４０には、ＤＭＡ転送制御回路４５よりデータバッ
ファ４０の方向制御信号ｐ及びイネーブル信号ｑが供給
されるようになっている。データバッファ４０は、方向
制御信号ｐが論理“Ｏ”のとき、図示右方向（データバ
ス１０から内部データバス４２の方向）へデータを通す
ようになっている。

また、ＳはＭＥＭ２に対するＤＭＡ転送要求があること
を示す信号であって、この信号ＳはＤＭＡ転送制御回路
４５より調停回路４６に供給されるようになっている。

また、ｔは、ＤＭＡ転送（ＤＭＡＣ４’　とＭＥＭ２間
及びＤＭＡＣ４’　とｌ１０３間）の許可信号であって
、このＤＭＡ転送許可信号ｔは、調停回路４６よりＤＭ
Ａ転送制御回路４５へ供給されるようになっている。ま
た、デコーダ９からの出力ｊは、ＤＭＡ転送制御回路４
５及び調停回路４６に供給されるようになっている。な
お、データバッファ４０．４１とアドレスバッファ４３
とバッファレジスタ４４とＤＭＡ転送制御回路４５と調
停回路４６とバイトイネーブル制御回路４８は、ＤＭＡ
Ｃ４’を構成する。

次に動作について説明する。

先ず、ＣＰＵ　１がＤＭＡＣ４’あるいはＩ１０３をア
クセスする場合、デコーダ９の出力ｊを論理“Ｏ”にす
る、ＤＭＡＣ４”のＤＭＡ転送制御回路４５は出力ｊに
基づき、データバッファ４１の方向制御信号ｎ及びイネ
ーブル信号０、データバッファ４０の方向制御信号ｐ及
びイネーブル信号ｑ、Ｉ　ＯＲＤ／ＷＲｉを動作させ、
ＣＰＵＩとの間でデータのやりとりを行なう。

次にｌ１０３からＭＥＭ２へのＤＭＡ転送の動作を第６
図を用いて説明する。なお、第６図は、第１図の動作説
明のためのタイムチャートである。

第６図（Ｃ）に示すようなりＭＡ転送要求信号ｅ（論理
“０”）がｌ１０３からＤＭＡＣ４’の調停回路４６に
供給されると、調停回路４６はデコーダ９の出力信号ｊ
が論理“０”でなければ、ｌ１０３に対するＤＭＡ転送
転送許可信号箱６図（Ｄ）に示すように論理”Ｏ”　（
アクティブ）にする。もし、出力信号Ｊが論理“Ｏ”で
あるならば、出力信号ｊが論理“１”になるまで、調停
回路４６は工１０３に対するＤＭＡ転送転送許可信号箱
理“０”にするのを待つ。そして、調停回路４６は、Ｄ
ＭＡ転送転送許可信号箱理”Ｏ”にすると共に、ＤＭＡ
転送の許可信号ｔを論理“０”にして、ＤＭＡ転送制御
回路４５に対してＤＭＡ転送の許可を知らせる。これに
より、ＤＭＡ転送制御回路４５は、方向制御信号ｎを論
理“０”にし、データバッファ４１の方向を入力方向（
データバス１１から内部データバス４２への方向）にし
、イネーブル信号Ｏの何れかを論理“０”にしてデータ
バスｌｌ上のデータを内部データバス４２上の所定の位
置にのせる。そして、ＤＭＡ転送制御回路４５は、バッ
ファレジスタ４４に対するデータ・ライト信号βの何れ
かを制御することにより、バッファレジスタ４４に内部
データバス４２上のデータを書込む、この時、イネーブ
ル信号０及びデータ・ライト信号βの各信号について、
どの信号を論理“Ｏ”にするかは、その時のアドレス信
号ａ’（ＤＭＡ転送制御回路４５がアドレスバス４７へ
送出するアドレス信号をいう。）の下位２ビツトによっ
て決定される。なお、イネーブル信号Ｏ及びデータ・ラ
イト信号βの各信号について、どの信号を論理“０”に
するかは、アドレス信号ａ′の下位２ビツトとの対応関
係で予め設定しておくものとする。ＤＭＡＣ４′は、ｌ
１０３とのデータ転送が終了すると、調停回路４６の工
１０３に対するＤＭＡ転送転送許可信号箱ＭＡ転送制御
回路４５のｌ１０３゜データバッファ４１．バッファレ
ジスタ４４に対するＩ　ＯＲＤ／ＷＲｉ　、方向制御信
号ｎ、イネーブル信号０．データ・ライト信号βを論理
“１”とする、ＤＭＡＣ４’は、ｌ１０３とのデータ転
送の間、ＣＰＵ　ｌ側のバスを使用していないため、Ｃ
ＰＵ　１はメモリ（ＭＥＭ２）のアクセス等を行なうこ
とが可能である（第６図（Ａ）、（Ｂ）参照）、ＤＭＡ
転送制御回路４５は、ここでは、３２ビット単位のアド
レス境界の時、即ち、アドレスが増加方向の転送時は、
アドレス信号ａ′の下位２ビツトが予め設定した“１１
”　（“００”からスタートし、“０１”、“１０”、
“１１”とカウントするから４回データ転送が行なわれ
たことを意味する。）のとき、あるいはアドレスが減少
方向の転送時はアドレス信号ａ′の下位２ビツトが予め
設定した“００”　（“１１”からスタートし、　１０
″、　“Ｏｌ”、　“００″となるから４回データ転送
が行なわれたことを意味する。）のとき、ｌ１０３との
データ転送が終了すると、直ちに信号Ｓを論理“０”に
して、メモリ（ＭＥＭ２）に対するＤＭＡ転送要求が発
生したことを通知する。なお、ここでは、ＤＭＡ転送制
御回路４５は、ｌ１０３からバッファレジスタ４４への
データ転送回数をカウントしており、カウント結果がア
ドレス信号ａ′の下位２ビツトになるようになっている
。また、バイトイネーブル制御回路４８はアドレス信号
ａ′の下位２ビツトとアドレスの増減方向により、アド
レス信号ａの下位２ビツトが“１１”　（アドレス増加
方向時）あるいは“ＯＯ”　（アドレス減少方向時）に
なった時にバイトイネーブル信号ＢＥ３〜ＢＥＯを全て
“０″　（論理Ｏで有効）としＭＥＭ２に送出すること
により、ＭＥＭ２側では、送られてくるデータがｌ１０
３からの４回分の転送データ（３２ビツト）であること
を判断することができる。次に、調停回路４６は、信号
Ｓ（論理“０”）によりＤＭＡ転送要求が発生したこと
を知り、バス使用要求信号ｇを第６図（Ｅ）に示すよう
に論理“０”　（アクティブ）にして、ＣＰＵ１に対し
てバス使用要求を知らせる。ＣＰＵ　１は、バスを解放
すべくバスの使用を中止し、バス使用許可信号りを第６
図（Ｆ）に示すように論理“Ｏ”　（アクティブ）にす
る。これによりＣＰＵ１に変わってＤＭＡＣ４’　がア
ドレスバス５、データバス６、信号線７，８．１２を使
用することができる（第６図（Ａ））。調停回路４６は
、ＣＰＵＩからのバス使用許可信号りが論理“Ｏ”にな
ると、ＤＭＡ転送許可信号ｔを論理“０”にして、ＤＭ
Ａ転送制御回路４５に対してＤＭＡ転送の許可を知らせ
る。ＤＭＡ転送制御回路４５は、出力イネーブル信号ｒ
を論理”Ｏ”　（アクティブ）にして、ＭＥＭ２に対す
るアドレス信号ａ′をアドレスバス４７、アドレスバッ
ファ４３を介してアドレスバス５′、５へと出力し、バ
イトイネーブル信号ＢＥ３〜ＢＥＯを信号線１２’、１
２へ出力すると共に、バッファレジスタ４４の出力制御
信号ｋを論理“Ｏ”　（アクティブ）、データバッファ
４０のイネーブル信号ｑを論理“Ｏ”　（アクティブ）
、データム・ソファ４０の方向制御信号ｐを論理“１”
　（内部データバス４２からデータバス１０への方向）
にすることにより、バッファレジスタ４４に保持しであ
るデータをデータバス４２′、内部データバス４２゜デ
ータバッファ４０．データバス１０を介してデータバス
６へ出力し、Ｍ　Ｅ　Ｍ　ＲＤ／ＷＲｃ　’を動作させ
る。これにより、データバス６上のデータをＭＥＭ２に
書込む。そして、ＤＭＡＣ４’　とＭＥＭ２間のＤＭＡ
転送が終了すると、ＤＭＡＣ４′は再び信号ｓ、ｇ、ｒ
、に、　ｑ、ｔを論理“ビ°　（インアクティブ）、信
号ｐを論理“０”にして待ち状態となる。バス使用要求
信号ｇが第６図（Ｅ）に示すように論理“ビになったこ
とにより、ＣＰＵ　ｌは、バス使用許可信号りを第６図
（Ｆ）に示すように論理“１”　（インアクティブ）に
する。そしてＣＰＵ１は、第６図（Ａ）に示すようにア
ドレスバス５、データバス６、信号線７，８．１２を使
用することができる。

以上は、ｌ１０３からＭＥＭ２へのＤＭＡ転送動作であ
るが、逆にＭＥＭ２からｌ１０３へのＤＭＡ転送では、
次のように行なう。即ち、ＤＭＡＣ４’　は、ＭＥＭ２
からリードした３２ビツトのデータを一旦バッファレジ
スタ４４に保持しておき、ｌ１０３からのＤＭＡ転送要
求の発生によりバッファレジスタ４４のデータを分割し
てＴ１０３ヘデータを転送するようにする。本例では、
データバス６．１ｏは３２ビツトであり、データバス１
１は８ビツトであるから、バッファレジスタ４４のデー
タ３２ビツト分を４分割して、ｌ１０３ヘデータ転送す
る（８ビツトずつ４回データ転送を行なう）ことになる
。

次に本発明のＤＭＡＣ４’によるデータ転送と従来のＤ
ＭＡＣ４によるデータ転送の動作例を夫々第６図、第４
図に示す。なお、第４図は、第２図の他の動作例を示す
タイムチャートであり、第３図と同様に説明されるので
、説明を省略する。

本発明では、ｌ１０３とＭＥＭ２間のデータバスは、Ｄ
ＭＡＣ４’によって、ＤＭＡＣ４’　とｌ１０３間のデ
ータバス１１（本発明の第１のデータバス）と、ＤＭＡ
Ｃ４’　とＭＥＭ２間のデータバス１０．６（本発明の
第２のデータバス）とに分離されているので、ＤＭＡＣ
によるデータ転送に当たり、工１０３の待ち時間は、Ｄ
ＭＡＣ４’との関係で決まる。即ち、ｌ１０３のＤＭＡ
Ｃ４′に対するＤＭＡ転送要求に対し、ＤＭＡＣ４′か
らＤＭＡ転送許可があれば、ｌ１０３はデータ転送を開
始することができ（第６図（Ｂ）〜（Ｄ））、従来のよ
うにＣＰＵ１の許可を必要としないので、ｌ１０３のデ
ータ転送の待ち時間が従来に比べ短くなる（第４図（Ａ
）〜（Ｅ）。

第６図（Ｂ）〜（Ｄ））　更に、ｌ１０３とＭＥＭ２間
のデータ転送時に、ＤＭＡＣ４内部にてデータ幅の大き
い方のデータバス、即ちＭＥＭ２側のデータバス１０．
６のデータ幅にすべくデータ幅の組立てを行ない（ＭＥ
Ｍ２へデータ転送する場合）、またＭＥＭ２側のデータ
バス１０．６のデータ幅の分解を行なう（Ｉ１０３ヘデ
ータ転送する場合）ので、本例では３２ビツトのデータ
を転送するのに、データバス１０．６を１回の転送使用
でよく、従来のように４回に分けて転送する必要がなく
、また３２ビツト幅になるようにデータを組立てている
とき（例えばｌ１０３からＤＭＡＣ４′のバッファレジ
スタ４４に４回のデータ転送を行なっているとき）はＣ
ＰＵ　１はアドレスバス５、データバス６、信号線７．
８を使用することができる。従ってＣＰＵ　１のアドレ
スバス５、データバス６、信号線７，８．１２の使用で
きる時間が従来に比べ増加させることができ、ＣＰＵ　
１の処理能力の向上が図られると共に、ｌ１０３のデー
タ転送速度も向上させることができる。

本発明は本実施例に限定されることなく、本発明の要旨
を逸脱しない範囲で種々の応用及び変形が考えられる。

本実施例では、データバス６゜１０の方がデータバス１
１に比ベデータ幅が大きい場合であるが、逆の場合でも
同様に本発明を適用することができる。

（発明の効果）上述したように本発明を用いれば、入出力装置とメモリ
間のデータバスが、ＤＭＡコントローラによって、この
ＤＭＡコントローラと入出力装置間の第１のデータバス
と、ＤＭＡコントローラとメモリ間の第２のデータバス
とに分離されており、更にＤＭＡコントローラ内の一時
保持回路と制御回路とを用いて、転送先のデータバスの
データ幅に合わせるべくデータ幅の組立て９分解を行な
うことができるので、入出力装置のデータ転送時の待ち
時間が従来に比べ短くすることができ、またＣＰＵのバ
ス使用時間を従来に比べ増加させることができＣＰＵの
処理能力の向上を図ることができ、更に入出力装置のデ
ータ転送速度も向上させることができるなど種々の効果
を奏する。

【図面の簡単な説明】

第１図は本発明によるデータ転送装置の一実施例を示す
ブロック図、第２図は従来のデータ転送装置の一例を示
すブロック図、第３図及び第４図は夫々第２図の動作例
を説明するタイムチャート、第５図は第１図のＤＭＡＣ
４’の一実施例を示すブロック図、第６図は第１図の動
作説明のためのタイムチャートである。１・・・ＣＰＵ、２・・・ＭＥＭ、３・・・Ｉｌｏ、４
′・・・ＤＭＡＣ。５　５’　　　４７・・・アドレスバス、６．１０．１
１・・・データバス、９・・・デコーダ、１２・・・バ
イトイネーブル信号、４０．４１・・・データバッファ、４２・・・内部データバス、４４・・・バッファレジスタ、４５・・・ＤＭＡ転送制御回路、４６・・・調停回路、
４８・・・バイトイネーブル制御回路。

Claims

【特許請求の範囲】ＤＭＡコントローラにより入出力装置とメモリ間のデー
タ転送を行なうデータ転送装置において、前記入出力装置と前記メモリ間のデータバスは、前記Ｄ
ＭＡコントローラによって前記ＤＭＡコントローラと前
記入出力装置間の第１のデータバスと、前記ＤＭＡコン
トローラと前記メモリ間の第２のデータバスとに分離さ
れ、更に前記ＤＭＡコントローラは、前記入出力装置あるいは前記メモリからの転送データを
一時保持しておく一時保持回路と、この一時保持回路に
、前記入出力装置あるいは前記メモリからのデータを組
立てあるいは分割することにより転送先の前記第１のデ
ータバスあるいは第２のデータバスのデータ幅に合わせ
られるように、前記データを保持させた上で、その組立
てたあるいは分割したデータを転送先の前記第１あるい
は第２のデータバスに送出させるべく制御する制御回路
とを備えてなることを特徴とするデータ転送装置。