JPS60169962A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
- Publication number
- JPS60169962A JPS60169962A JP2559884A JP2559884A JPS60169962A JP S60169962 A JPS60169962 A JP S60169962A JP 2559884 A JP2559884 A JP 2559884A JP 2559884 A JP2559884 A JP 2559884A JP S60169962 A JPS60169962 A JP S60169962A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- command
- access control
- memory access
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は複数のデータ処理装置（ＯＰＵ）にょシ集中制
御されたデータバスを通し、メモリと入出力装置（Ｉｌ
ｏ）の間のデータ転送を直接メモリアクセス制御部（Ｄ
ＭＡＯ）によシ行ない、各ＯＰＵによるアクセスタイム
の相違を考えることなく、メモリとＩ１０間のデータ転
送を行なうメモリアクセス制御方式に関するものである
。
御されたデータバスを通し、メモリと入出力装置（Ｉｌ
ｏ）の間のデータ転送を直接メモリアクセス制御部（Ｄ
ＭＡＯ）によシ行ない、各ＯＰＵによるアクセスタイム
の相違を考えることなく、メモリとＩ１０間のデータ転
送を行なうメモリアクセス制御方式に関するものである
。
（２）従来技術と問題点
従来の直接メモリアクセス制御部（ＤＭＡＯ）は、第１
図に示すように、０ＰＵＩで制御されたバス５を通し、
メモリ２と工１０３の間のデータ転送に対し予めＯＰＵ
１で転送すべきデータ範囲を指定した後、ＤＭＡＯ４
によシ読出しコマンドと書込みコマンドを与えて高速転
送を行なう。この場合のアクセスタイムは予めＯＰＵ
１に対し設定されたタイミングで行なわれるから問題は
起らない。
図に示すように、０ＰＵＩで制御されたバス５を通し、
メモリ２と工１０３の間のデータ転送に対し予めＯＰＵ
１で転送すべきデータ範囲を指定した後、ＤＭＡＯ４
によシ読出しコマンドと書込みコマンドを与えて高速転
送を行なう。この場合のアクセスタイムは予めＯＰＵ
１に対し設定されたタイミングで行なわれるから問題は
起らない。
これに対し、実施例で後述するように、複数のＯＰＵに
よシ１系のデータバスに接続されたメモリ。
よシ１系のデータバスに接続されたメモリ。
Ｉｌｏ等を集中制御し、しかもＤＭＡ制御を行ないたい
場合があるが、そのまま接続して第１図と同様の制御を
行なった場合には、その時制御するＣＰＵのアクセスタ
イムに適合しない場合が起る。すなわち、ＤＭＡ制御で
はメモリとＩｌｏに対し同時に読出しコマンドと書込み
コマンドを出すが、読出し確認信号と合致しない書込み
タイミングが発生する場合が起シ、アクセス誤シの原因
となる。
場合があるが、そのまま接続して第１図と同様の制御を
行なった場合には、その時制御するＣＰＵのアクセスタ
イムに適合しない場合が起る。すなわち、ＤＭＡ制御で
はメモリとＩｌｏに対し同時に読出しコマンドと書込み
コマンドを出すが、読出し確認信号と合致しない書込み
タイミングが発生する場合が起シ、アクセス誤シの原因
となる。
（３）発明の目的
本発明の目的は複数のＣＰＵによシ集中制御されたデー
タバスを通し、メモリといの間でデータ転送をＤＭＡ０
によシ行ない、各ＯＰＵのアクセスタイムの相違を考え
ることなく、メモリとＶＯ間のデータ転送を行なうメモ
リアクセス制御方式を提供することである。
タバスを通し、メモリといの間でデータ転送をＤＭＡ０
によシ行ない、各ＯＰＵのアクセスタイムの相違を考え
ることなく、メモリとＶＯ間のデータ転送を行なうメモ
リアクセス制御方式を提供することである。
（４）発明の構成
前記目的を達成するため、本発明のメモリアクセス制御
方式は複数のデータ処理装置が接続されたデータバスを
通し、メモリと入出力装置（Ｉｌｏ ）の間のデータ転
送を直接メモリアクセス制御部（ＤＭＡＯ）によシ行な
うメモリアクセス制御方式であって、前記直接メモリア
クセス制御部からメモリまたは入出力装置に対し読出し
コマンドを出力し、その読出し確認信号を得た後、書込
みコマンドを出力する論理手段を設けたことを特徴とす
るものである。
方式は複数のデータ処理装置が接続されたデータバスを
通し、メモリと入出力装置（Ｉｌｏ ）の間のデータ転
送を直接メモリアクセス制御部（ＤＭＡＯ）によシ行な
うメモリアクセス制御方式であって、前記直接メモリア
クセス制御部からメモリまたは入出力装置に対し読出し
コマンドを出力し、その読出し確認信号を得た後、書込
みコマンドを出力する論理手段を設けたことを特徴とす
るものである。
（５）発明の実施例
第２図は本発明の実施例の構成説明図である。
同図において、データバス１０を通し複数０ＰＵ１１゜
１２が接続され、ｉ、”ｏ １５１ｓ １５ｔｓメモリ
１４が集中制御される。
１２が接続され、ｉ、”ｏ １５１ｓ １５ｔｓメモリ
１４が集中制御される。
そして％ Ｉｌｏ １５１．１５２とメそす１４との間
のデータ転送をＤＭＡ０１５によシ行なうものである。
のデータ転送をＤＭＡ０１５によシ行なうものである。
このように複数ＯＰＵを１系のデータバスに接続しメモ
リＶＯを集中制御する方式はマルチマスタパス制御と呼
ばれ、このパスを通してＤＭＡ制御を行なう場合には、
メモリ系のコマンドとＶＯ系のコマンドが同時に出力さ
れる。しかし、マルチパスの一般的な制約として、書込
み系のコマンドに対するデータは、コマンドが出力され
る前に読出し系のコマンドによシ確定していなければな
らない。本発明ではこの手順を論理手段を用いて確実に
行なうようにしたものである。
リＶＯを集中制御する方式はマルチマスタパス制御と呼
ばれ、このパスを通してＤＭＡ制御を行なう場合には、
メモリ系のコマンドとＶＯ系のコマンドが同時に出力さ
れる。しかし、マルチパスの一般的な制約として、書込
み系のコマンドに対するデータは、コマンドが出力され
る前に読出し系のコマンドによシ確定していなければな
らない。本発明ではこの手順を論理手段を用いて確実に
行なうようにしたものである。
２８５図は第２図の実施例の要部の詳細説明図である。
同図はＤＭＡ０１５の具体回路を示し、前述の原理に従
い、ＤＭＡ０１５よ）メモリ、■沙の読出しコマンド（
ＲＯ）を出力し、メモリ、 Ｉｌｏで読出した結果、メ
モＶ 、 ＶＯの読出し確認信号（メモリＡＯＫ、 Ｉ
ｌｏ ＡＯＫ）をＯ几回路２１を介して再びＤＭＡ０１
５に入力し、そのメモリコマンドとＶＯＡＯＫ ｔ−Ａ
ＮＤ回路２２に入力しメモリ書込みコマンド（ＷＴＯ）
を得るとともに、Ｉ１０コｉンドとメモリＡＯＫをにω
回路２３に入力しＩ１０書込みコマンド（ＷＴＯ）を得
る。すなわち、読出しコマンドをメモリ＋ Ｖｏに送シ
、その確認信号を得た後、書込みコマンドを後出しする
ようにしたものである。
い、ＤＭＡ０１５よ）メモリ、■沙の読出しコマンド（
ＲＯ）を出力し、メモリ、 Ｉｌｏで読出した結果、メ
モＶ 、 ＶＯの読出し確認信号（メモリＡＯＫ、 Ｉ
ｌｏ ＡＯＫ）をＯ几回路２１を介して再びＤＭＡ０１
５に入力し、そのメモリコマンドとＶＯＡＯＫ ｔ−Ａ
ＮＤ回路２２に入力しメモリ書込みコマンド（ＷＴＯ）
を得るとともに、Ｉ１０コｉンドとメモリＡＯＫをにω
回路２３に入力しＩ１０書込みコマンド（ＷＴＯ）を得
る。すなわち、読出しコマンドをメモリ＋ Ｖｏに送シ
、その確認信号を得た後、書込みコマンドを後出しする
ようにしたものである。
第４図（Ｇ） 、 （６）は第３図の本発明の要部の動
作波形図である。同図に）はＤＭＡ０によるＩｌｏから
メモリへのデータ転送を示すものである。同図（α）■
はＤＭＡ０１５から出力されるＩ１０読出しコマンドで
あシ、同図に）■はＩ１０読出し後の確認信号、この信
号をＤＭＡ０１５に入れ同図（ロ））■のＡＮＤ回路２
２の出力ＭｗＴＯを得て、メモリに書込み、同図Ｃａ）
■のメモリ書込み確認信号を出力する。
作波形図である。同図に）はＤＭＡ０によるＩｌｏから
メモリへのデータ転送を示すものである。同図（α）■
はＤＭＡ０１５から出力されるＩ１０読出しコマンドで
あシ、同図に）■はＩ１０読出し後の確認信号、この信
号をＤＭＡ０１５に入れ同図（ロ））■のＡＮＤ回路２
２の出力ＭｗＴＯを得て、メモリに書込み、同図Ｃａ）
■のメモリ書込み確認信号を出力する。
同図（６）はＤＭＡ ＯによるメモリからＩｌｏへのデ
ータ転送の手順であシ、同図（ロ）■〜■におけるメモ
リとＶＯを入替えたもので機能的には同様である。
ータ転送の手順であシ、同図（ロ）■〜■におけるメモ
リとＶＯを入替えたもので機能的には同様である。
（６）発明の詳細
な説明したように、本発明によれば、ＤＭＡ０をマルチ
マスタバスに接続し、ＤＭＡ０によってメモリ、Ｉｌｏ
に対し読出しコマンドを出力し、その読出し確認信号を
得た後、書込みコマンドを出力する論理手段を設けたも
のである。これによシ、マルチマスタバスに直接ＤＭＡ
０を接続する場合に起る不具合をなくシ、メモリ、ＶＯ
に対し複数ＯＰＵによる集中制御を支障なく行なうこと
ができる。その結果、ＣＰＵ当）のｖＯ規模の縮少を図
ることが可能となるものである。
マスタバスに接続し、ＤＭＡ０によってメモリ、Ｉｌｏ
に対し読出しコマンドを出力し、その読出し確認信号を
得た後、書込みコマンドを出力する論理手段を設けたも
のである。これによシ、マルチマスタバスに直接ＤＭＡ
０を接続する場合に起る不具合をなくシ、メモリ、ＶＯ
に対し複数ＯＰＵによる集中制御を支障なく行なうこと
ができる。その結果、ＣＰＵ当）のｖＯ規模の縮少を図
ることが可能となるものである。
第１図は従来例の説明図、第２図は本発明の実施例の構
成説明図、第３図は第２図の実施例の要部の具体回路例
、第４図（α） 、 （６）は第５図の動作波形図であ
シ、図中１０はデータバス、１１．１２はＯＰＵ。 １３１１１３ｇは工ん、１４はメモリ、１５はｎＭＡｏ
、 ２１はＯＲ回路、２２，２５．はＡＮＤ回路を示す
。 特許出願人富士通株式会社 復代理人 弁理士 １）坂 善 重 第１図 第２図 第３図 第４図 （ａ） ■ＭＥＡＣＫ （ｂ） ■殉ＡＣに
成説明図、第３図は第２図の実施例の要部の具体回路例
、第４図（α） 、 （６）は第５図の動作波形図であ
シ、図中１０はデータバス、１１．１２はＯＰＵ。 １３１１１３ｇは工ん、１４はメモリ、１５はｎＭＡｏ
、 ２１はＯＲ回路、２２，２５．はＡＮＤ回路を示す
。 特許出願人富士通株式会社 復代理人 弁理士 １）坂 善 重 第１図 第２図 第３図 第４図 （ａ） ■ＭＥＡＣＫ （ｂ） ■殉ＡＣに
Claims (1)
- 複数のデータ処理装置が接続されたデータバスを通し、
メモリと入出力装置の間のデータ転送を直接メモリアク
セス制御部によシ行なうメモリアクセス制御方式であっ
て、前記直接メモリアクセス制御部からメモリまたは入
出力装置に対し読出しコマンドを出力し、その読出し確
認信号を得た後、書込みコマンドを出力する論理手段を
設けたことを特徴とするメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2559884A JPS60169962A (ja) | 1984-02-14 | 1984-02-14 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2559884A JPS60169962A (ja) | 1984-02-14 | 1984-02-14 | メモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60169962A true JPS60169962A (ja) | 1985-09-03 |
Family
ID=12170340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2559884A Pending JPS60169962A (ja) | 1984-02-14 | 1984-02-14 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60169962A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917121A (en) * | 1995-03-20 | 1999-06-29 | Dystar Textilfarben Gmbh & Co. Deutschland Kg | Monoazo dyes which are stable under dyeing conditions, their preparation and their use |
-
1984
- 1984-02-14 JP JP2559884A patent/JPS60169962A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917121A (en) * | 1995-03-20 | 1999-06-29 | Dystar Textilfarben Gmbh & Co. Deutschland Kg | Monoazo dyes which are stable under dyeing conditions, their preparation and their use |
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